Преобразование потока пикселей из FPGA-in-the-loop в видео на основе кадров
Панель инструментов Vision HDL/интерфейсы ввода-вывода
Блок FIL Pixels To Frame выполняет то же преобразование пикселя в кадр, что и блок Pixels To Frame. Кроме того, можно настроить ширину входных данных на один пиксель, линию или весь кадр за шаг. Блок ожидает входные векторы управляющего сигнала той же ширины, что и пиксельные данные. Эта оптимизация может ускорить обмен данными между платой FPGA и имитацией Simulink ® при использовании FPGA-in-the-loop. Для запуска FPGA-in-the-loop необходимо иметь лицензию HDL Verifier™.
При создании файла программирования для цели FIL в Simulink инструмент создает модель для сравнения моделирования FIL с конструкцией Simulink. Для проектов Vision HDL Toolbox™ блок FIL в этой модели воспроизводит интерфейс потоковой передачи пикселей для отправки по одному пикселю за раз в FPGA. Можно изменить автоматически созданную модель для использования блоков FIL Frame To Pixels и FIL Pixels To Frame для улучшения пропускной способности связи с платой FPGA путем отправки одного кадра за раз. Сведения об изменении автоматически созданной модели см. в разделе FPGA-in-the-Loop.
Укажите один и тот же формат видео для блока FIL Frames To Pixels и блока FIL Pixels To Frame.
