Можно моделировать внешнюю память с помощью функций из пакета поддержки Vision HDL Toolbox™ для аппаратных средств на базе Xilinx ® Zynq ® или SoC Blockset™. Оба продукта обеспечивают модели для буфера кадров или интерфейса произвольного доступа. Они также сопоставляют порты подсистемы с физическими интерфейсами памяти AXI при создании кода HDL и назначении платы-прототипа.
Пакет поддержки панели инструментов Vision HDL для аппаратных средств на базе Xilinx Zynq обеспечивает простую модель интерфейса памяти. Он не моделирует синхронизацию интерфейса. Этот уровень моделирования помогает нацеливаться на интерфейс памяти на оборудовании, но поведение может различаться между моделированием и оборудованием. Дополнительные сведения см. в разделе Интерфейсы модели внешней памяти (пакет поддержки панели инструментов Vision HDL для аппаратного обеспечения на основе Xilinx Zynq).
SoC Blockset предоставляет библиотечные блоки для моделирования контроллера памяти и нескольких каналов памяти. Эта модель вычисляет и визуализирует пропускную способность памяти, количество пакетов и задержки транзакций при моделировании. Можно также моделировать доступ к памяти с процессора как часть совместного проектирования аппаратного и программного обеспечения. Используйте приложение SoC Builder для создания кода для FPGA и конструкций процессоров, а также загрузки и запуска проекта на плате. На FPGA можно также развернуть монитор межсоединений памяти AXI, который может возвращать информацию о транзакциях памяти для отладки и визуализации в Simulink ®. Этот уровень моделирования помогает проверить требования к пропускной способности и задержкам, а также позволяет моделировать несколько потребителей памяти, включая доступ к памяти процессора. Дополнительные сведения см. в разделе Транзакции памяти (SoC Blockset).
| Пакет поддержки панели инструментов Vision HDL для оборудования на базе Xilinx Zynq | Набор блоков SoC |
|---|---|
На этом рисунке показана часть примера выравнивания гистограммы с аппаратным обеспечением на основе Zynq (пакет поддержки панели инструментов Vision HDL для аппаратного обеспечения на основе Xilinx Zynq). Блок буфера видеокадров принимает и возвращает интерфейс потоковой передачи пикселей, используемый блоками панели инструментов Vision HDL. Он считывает и возвращает весь кадр при установке для pop-сигнала значения
| На этом рисунке показана часть примера выравнивания гистограммы с использованием буфера видеокадров (SoC Blockset). В примере показано, как использовать блоки библиотеки каналов памяти и контроллеров памяти для моделирования буфера кадров и дополнительных потребителей памяти. Эту модель можно использовать для подтверждения того, что интерфейс памяти соответствует требованиям к пропускной способности и задержкам в конструкции. Можно измерить пропускную способность и задержку транзакций для каждого потребителя памяти и проверить измерения по общей пропускной способности, доступной из памяти. Чтобы смоделировать буфер кадров, поддерживающий потоковый интерфейс пикселей, используемый блоками панели инструментов Vision HDL, настройте параметр Channel type блока Memory Channel как
|
| Пакет поддержки панели инструментов Vision HDL для оборудования на базе Xilinx Zynq | Набор блоков SoC |
|---|---|
На этом рисунке показана часть примера ротации изображения с аппаратным обеспечением на основе Zynq (пакет поддержки панели инструментов Vision HDL для аппаратного обеспечения на основе Xilinx Zynq). Блок внешней памяти выполняет чтение и запись на любой адрес в памяти. В этом случае вместо подключения потока пикселей к интерфейсу памяти пользовательская логика FPGA должна генерировать транзакции чтения и записи с определенными адресами. Чтобы использовать этот блок в проектах, скопируйте его из примера модели.
| На этом рисунке показана часть примера произвольного доступа к внешней памяти (SoC Blockset). Эта конструкция использует контроллер памяти и два блока канала памяти для реализации интерфейса произвольного доступа. В этом случае вместо подключения потока пикселей к интерфейсу памяти пользовательская логика FPGA должна генерировать транзакции чтения и записи с определенными адресами.
|
Транзакции памяти (блок SoC) | Модельные интерфейсы внешней памяти (пакет поддержки панели инструментов Vision HDL для аппаратного обеспечения на основе Xilinx Zynq)
