Преобразование потока выборки из FPGA-in-the-loop в данные на основе кадров
Беспроводная панель инструментов HDL/интерфейсы ввода-вывода
Блок FIL Samples To Frame выполняет то же преобразование выборки в кадр, что и блок Samples To Frame. Он принимает входные данные как векторы всего кадра выборок. Блок ожидает, что входные векторы управляющего сигнала будут иметь ту же ширину, что и данные выборки. Эта оптимизация ускоряет связь между платой FPGA и симулятором Simulink ® при использовании FPGA-in-the-loop. Для запуска FPGA-in-the-loop необходимо иметь лицензию HDL Verifier™.
При создании файла программирования для цели FIL в Simulink инструмент создает модель для сравнения моделирования FIL с конструкцией Simulink. Для беспроводных Toolbox™ HDL блок FIL в этой модели реплицирует потоковый интерфейс выборки, чтобы послать одну выборку за раз в FPGA. Можно изменить автоматически созданную модель для использования блоков FIL Frame To Samples и FIL Samples To Frame для улучшения полосы пропускания связи с платой FPGA путем отправки одного кадра за раз. Сведения об изменении автоматически созданной модели см. в разделе FPGA-in-the-Loop.