Декодировать код LDPC с использованием многоуровневого распространения убеждений с помощью алгоритма аппроксимации с минимальной суммой или нормализованного аппроксимации с минимальной суммой
Беспроводная панель инструментов HDL/обнаружение и исправление ошибок
Блок декодера NR LPDC реализует декодер с низкой плотностью контроля четности (LDPC) с аппаратными управляющими сигналами. Блок принимает проколотые значения логарифмического отношения правдоподобия (LLR), поток управляющих сигналов, номер базового графа и размеры подъема. Блок выводит декодированные биты, поток управляющих сигналов, размеры подъема и сигнал, который указывает, когда блок готов принять новые входы.
Этот блок предоставляет возможность реализовать многоуровневое распространение веры либо с помощью алгоритма аппроксимации с нормализованной минимальной суммой, либо с помощью алгоритма аппроксимации с минимальной суммой. Эта реализация соответствует реализации функции. nrLDPCDecode (5G Панель инструментов). Этот блок можно использовать для канального кодирования совместно используемых каналов нисходящей и восходящей линии связи и пейджингового канала в соответствии 5G новым стандартом радиосвязи (NR) TS 38.212 [1].
Блок декодера NR LDPC поддерживает скалярные и 64-элементные векторные входы столбцов. Блок поддерживает функцию раннего завершения, чтобы помочь улучшить эффективность декодирования и ускорить скорости сходимости при условиях с высоким отношением шумов сигнала (SNR). Блок позволяет декодировать множество кодовых скоростей, чтобы способствовать достижению высокой эффективности пропускной способности с высокой степенью гибкости кодовой скорости. Блок обеспечивает архитектуру, подходящую для генерации кода HDL и аппаратного развертывания. Дополнительные сведения см. в разделе Алгоритмы.
Коды NR LDPC могут поддерживать гибкие скорости кодирования на основе расширения матрицы контроля четности (PCM) для достижения высокой пропускной способности и удовлетворения требований к низкой задержке. Блок поддерживает множество кодовых скоростей путем изменения количества строк матрицы контроля четности.
Для кодов LDPC базовая матрица контроля четности (Hb) является произведением количества строк (mb) и количества столбцов (nb) матрицы. Выходной сигнал (K) блока вычисляется как kb x Z, где Z - коэффициент расширения или размер подъема, который может находиться в диапазоне от 2 до 384, а kb равен 22 для значения bgn 0 и 10 для значения bgn 1 как определено в стандарте [1].
Входной размер (N) вычисляется как, nb x Z, где nb равен mb + kb.
На этом рисунке показана матрица контроля четности, помеченная указанным количеством строк и столбцов, которую можно использовать для вычисления кодовых скоростей блока. Кодовая скорость R вычисляется как, kb/( kb - 2 + mb) для указанного значения bgn. На этом рисунке значения nb1, nb2 и nb3 указывают количество столбцов для указанного значения bgn, а значения mb1, mb2 и mb3 указывают количество строк для указанного значения bgn.
На этом рисунке показана блок-схема архитектуры блока декодера NR LDPC. Блок контроллера управляет подсчетом уровней и итераций процесса декодирования. Блок RAM переменного узла хранит сообщения переменного узла (VN), а блок RAM контрольного узла хранит сообщения контрольного узла (CN). Блок функционального блока вычисляет сообщения переменного узла (VN) и сообщения контрольного узла (CN) на основе многоуровневого распространения верования и либо алгоритма аппроксимации нормализованной минимальной суммы, либо алгоритма аппроксимации минимальной суммы. Блок состояния проверки окончания/проверки четности вычисляет проверки четности и предоставляет статус проверки четности после каждой итерации. Дополнительные сведения о алгоритмах декодирования см. в разделе Алгоритм (5G Toolbox).
Реализация блока соответствует производительности функции nrLDPCDecode (5G Панель инструментов).
На этом графике показана производительность блока для 4-битного входа LLR при установке параметра Algorithm в значение Min-sum.
На этом графике показана производительность блока для 4-битного входа LLR при установке параметра Algorithm в значение Normalized min-sum .
Этот график показывает среднее количество итераций, принимаемых для декодирования данных на EbNo для 4-битного входа LLR при установке параметра Algorithm равным Min-sum и параметр Decoding termination criteria to Early.
Время ожидания блока варьируется на основе ценностей bgn, liftingSize, и входных портов numRows и количества повторений. Поскольку задержка изменяется, используйте выходной порт управляющего сигнала nextFrame для определения готовности блока к новому входному кадру.
Задержка блока равна r x (t + (m x 8) x ceil(liftingSize/64) + t + m x (7 - ceil (liftingSize/64))) + (n x liftingSize) + 18. В этом вычислении r - количество итераций, n - количество столбцов в матрице проверки на четность, t - вдвое больше общего числа элементов, не являющихся -1 в матрице проверки на четность, m - количество строк в матрице проверки на четность, и d - задержки конвейера. Если выбран параметр Enable multiple code rates, d равно 26. В противном случае d равно 18.
На этом рисунке показан пример выходного сигнала блока декодера NR LDPC с задержкой. В этом случае bgn и входные ценности порта liftingSize установлены в 0 и 128, соответственно, и параметр Число итераций имеет значение 8. Задержка блока составляет 31 362 тактовых цикла.
Для векторных входов задержка блока равна r x (t + (m x 9)) + n x (ceil (liftingSize/64)) + d. В этом вычислении r - количество итераций, n - количество столбцов в матрице проверки на четность, t - вдвое больше общего числа элементов, не являющихся -1 в матрице проверки на четность, m - количество строк в матрице проверки на четность, и d - задержки конвейера. Если выбран параметр Enable multiple code rates, d равно 26. В противном случае d равно 18.
На этом рисунке показан пример выходного сигнала блока декодера NR LDPC с задержкой. В этом случае bgn и входные ценности порта liftingSize установлены в 0 и 384, соответственно, и параметр Число итераций имеет значение 8. Задержка блока составляет 8782 тактовых цикла.
На этом рисунке показан пример выходного сигнала блока декодера NR LDPC с задержкой. В этом случае bgn, liftingSize, и входные ценности порта numRows установлены в 0, 384, и 4, соответственно, и параметр Число итераций имеет значение 8. Задержка блока составляет 1674 тактовых цикла.
Пропускная способность блока вычисляется как (cwLen/latency) x fmax. В этом расчете:
cwLen - длина кодового слова, которая равна kb x Z, где kb - 22 для значения bgn 0 и 10 для значения bgn 1.
latency - задержка блока для указанной конфигурации.
fmax - максимальная рабочая частота
Дополнительные сведения о вычислении задержки см. в разделе Задержка. Дополнительные сведения о максимальной рабочей частоте см. в разделе Производительность.
На этом графике показана пропускная способность по сравнению с количеством строк, указанным на входе блока, если для параметра Algorithm задано значение Min-sum, параметр Количество итераций для 8и входной порт bgn для 0.
[1] 3GPP TS 38.212. "НР; мультиплексирование и канальное кодирование. "Проект партнерства 3-го поколения; Техническая спецификация на сеть радиодоступа группы.
[2] Галлагер, Р. «Коды проверки четности с низкой плотностью». Сделки IEEE по теории информации 8, № 1 (январь 1962 года): 21-28. www.doi.org/10.1109/TIT.1962.1057683.
