Кодер LDPC NR

Выполните LDPC, кодирующий согласно 5G НОМЕР стандарта

Библиотека:
Беспроводная панель инструментов HDL/обнаружение и исправление ошибок

Описание

Блок кодера NR LPDC реализует кодер с низкой плотностью контроля четности (LDPC) с аппаратными управляющими сигналами. Блок принимает биты данных, поток управляющих сигналов, номер базового графа и размеры подъема. Блок выводит кодированные биты, поток управляющих сигналов, размеры подъема и сигнал, который указывает, когда блок готов принять новые входы.

Функциональные возможности блока совпадают с функциональными возможностями nrLDPCEncode (5G Панель инструментов). Этот блок можно использовать для канального кодирования совместно используемых каналов нисходящей и восходящей линии связи и пейджингового канала в соответствии 5G новым стандартом радиосвязи (NR) TS 38.212 [1].

Блок поддерживает скалярные и векторные входы. Блок обеспечивает архитектуру, подходящую для генерации кода HDL и аппаратного развертывания. Дополнительные сведения см. в разделе Алгоритмы.

Порты

Вход

развернуть все

`data` - Входные биты данных
скаляр | вектор

Входные биты данных, заданные как скаляр или вектор столбца размером 64.

Дополнительные сведения о задании векторных входных данных см. в разделе Указание векторных входных данных.

Типы данных: Boolean

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток проб, указанные как samplecontrol Шина включает в себя start, end, и valid управляющие сигналы, которые указывают границы кадра и достоверность выборок.

start - Указывает начало входного кадра.
end - Указывает конец входного кадра
valid - Указывает, что данные на порте входных данных являются допустимыми

Дополнительные сведения см. в разделе Пример шины управления.

Типы данных: bus

`bgn` - Номер базового графика
скаляр

Номер базового графа, заданный как скаляр. Когда это значение равно 0, блок применяет bgn 1. Когда это значение равно 1, блок применяет bgn 2. Для получения дополнительной информации о bgn 1 и bgn 2 см. раздел 5.3.2 TS 38.212 [1].

Типы данных: Boolean

`liftingSize` - Размер входного подъема
скаляр

Входной размер подъема, заданный как скаляр.

Для недействительной стоимости liftingSize блок отказывается от текущей структуры и ждет новой структуры.

Для получения дополнительной информации о поддерживаемых значениях грузоподъемности см. раздел 5.3.2 TS 38.212 [1].

Типы данных: uint16

Продукция

развернуть все

`data` - Кодированные биты выходных данных
скаляр | вектор

Кодированные биты выходных данных, возвращенные как скаляр или вектор столбца размера 64.

Блок выводит биты данных в формате, аналогичном битам входных данных.

Типы данных: Boolean

`ctrl` - Управляющие сигналы, сопровождающие поток проб
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток проб, возвращаемые в виде samplecontrol Шина включает в себя start, end, и valid управляющие сигналы, которые указывают границы кадра и достоверность выборок.

start - Указывает начало выходного кадра.
end - Указывает конец выходного кадра
valid - Указывает, что данные порта выходных данных являются допустимыми

Дополнительные сведения см. в разделе Пример шины управления.

Типы данных: bus

`liftingSize` - Размер выходного подъема
скаляр

Выходной размер подъема, возвращаемый как скаляр.

Типы данных: uint16

`nextFrame` - Готовность к новым вводам
скаляр

Блок устанавливает этот сигнал на 1 когда блок готов принять начало следующего кадра. Если блок принимает входной начальный сигнал, пока nextFrame имеет значение 0блок отбрасывает текущий кадр и начинает обработку новых данных.

Дополнительные сведения см. в разделе Использование выходного сигнала nextFrame.

Типы данных: Boolean

Примеры модели

LDPC Encode and Decode of Streaming Data

Кодирование LDPC и декодирование потоковых данных

Смоделировать блоки NR LDPC Encoder и NR LDPC Decoder Simulink ® и сравнить аппаратно оптимизированные результаты с результатами функций 5G Toolbox™. Эти блоки поддерживают скалярные и векторные входы. Блок декодера NR LDPC позволяет выбрать либо алгоритм минимальной суммы, либо алгоритм нормализованной минимальной суммы для операции декодирования.

Подробнее

развернуть все

Задание векторного ввода

Входные данные вектора для блока должны быть указаны как вектор столбца размером 64. Необходимо ввести целое число ceil(liftingSize/64) тактовых циклов.

Общее число тактовых циклов, необходимых блоку для приема кадра битов данных для кодирования, равно n x ceil (liftingSize/64), где n - количество колонок в паритетной клетчатой матрице. n зависит от номера базового графа, заданного входным портом bgn. Если значение порта bgn равно0блок устанавливает n в 22. Если значение порта bgn равно 1блок устанавливает n в 10.

Эти разделы показывают, как блок принимает входные биты данных на основе liftingSize и bgn ценностей порта.

входная стоимость liftingSize - меньше чем 64, и стоимость bgn 0

Поскольку liftingSize ввел ценность 2блок принимает первые два входных бита данных в каждом такте и игнорирует остальные 62 элемента в этом такте. Общее число тактовых циклов, необходимых блоку для приема битов входных данных, равно 22.

Элементы _Dn представляют биты данных, а элементы X представляют пропущенные значения.

Входные биты данных	Количество тактовых циклов
Входные биты данных	1 тактовый цикл	2 тактовых цикла	3 тактовых цикла	4 тактовых цикла	...	21 тактовый цикл	22 тактовых цикла
`data[0]`	_D0	_D2	_D4	_D6	...	...	_D42
`data[1]`	_D1	_D3	_D5	_D7	...	...	_D43
...	X	X	X	X	X	X	X
...	X	X	X	X	X	X	X
`data[63]`	X	X	X	X	X	X	X

входная стоимость liftingSize больше, чем 64, и стоимость bgn 0

Поскольку liftingSize ввел ценность 104блок принимает 104 бита данных в двух тактах: 64 бита данных в первом такте и 40 битов данных во втором такте. Блок игнорирует оставшиеся 24 элемента во втором такте. Общее число тактовых циклов, необходимых блоку для приема битов входных данных, составляет 44.

Элементы _Dn представляют биты данных, а элементы X представляют пропущенные значения.

Входные биты данных	Количество тактовых циклов
Входные биты данных	1 тактовый цикл	2 тактовых цикла	3 тактовых цикла	4 тактовых цикла	...	...	43 тактовых цикла	44 Тактовые циклы
`data[0]`	_D0	_D64	_D104	_D168	...	...	_D2184	_D2248
`data[1]`	_D1	_D65	_D105	_D169	...	...	_D2185	_D2249
	...	...	...		...	...	...	...
...	...	_D103	...	_D207	...	...	...	_D2287
...	...	X	...	X	...	...	...	X
`data[63]`	_D63	X	_D167	X	...	...	_D2247	X

Алгоритмы

развернуть все

На этом рисунке показана блок-схема архитектуры блока кодера NR LDPC.

Архитектура состоит из блоков Controller, Check Matrix LUT, Shifter, Memory, Nonnegative Position Selector и XOR Unit. Блок контроллера управляет потоком данных в блок памяти и из него и обеспечивает управляющие сигналы для управления функциональностью всех этих блоков. Клетчатая Матрица блок LUT состоит из 5G НОМЕР стандарта LDPC [1] паритетные клетчатые ценности матрицы. На основе bgn и входных ценностей порта liftingSize, Клетчатая Матрица блок LUT предоставляет вход блоку Шифтера. Блок генератора систематического контроля четности генерирует биты контроля четности для первых четырех строк матрицы контроля четности и использует эти сгенерированные биты контроля четности для вычисления битов контроля четности для остальных строк матрицы контроля четности. Блок выбора неотрицательного положения выбирает неотрицательные положения матрицы контроля четности. Блок блока ИСКЛЮЧАЮЩЕЕ ИЛИ выполняет операцию по модулю, завершая операцию кодирования.

Время ожидания

Время ожидания блока варьируется на основе ценностей bgn и входных портов liftingSize. Поскольку задержка изменяется, используйте управляющий сигнал nextFrame для определения готовности блока к новому входному кадру.

Скалярный ввод

На этом рисунке показан пример выходного сигнала блока кодера NR LDPC с задержкой. В этом случае bgn и входные ценности порта liftingSize установлены в 1 и 384соответственно. Задержка блока составляет 1840 тактовых циклов.

Векторный ввод

На этом рисунке показан пример выходного сигнала блока кодера NR LDPC с задержкой. В этом случае bgn и входные ценности порта liftingSize установлены в 0 и 384соответственно. Задержка блока составляет 1 911 тактовых циклов.

Работа

Производительность синтезированного HDL-кода зависит от цели и вариантов синтеза.

В этой таблице представлены результаты синтеза данных о ресурсах и производительности. Созданный HDL предназначен для платы оценки Xilinx ® ^Zynq ® - 7000 ZC706.

Входные данные	LUT среза	Регистры среза	Блокировать RAM	Максимальная частота в МГц
Скаляр	6748	7084	2.5	431
Вектор	7951	8504	3.5	430

Ссылки

[1] 3GPP TS 38.212. "НР; мультиплексирование и канальное кодирование. "Проект партнерства 3-го поколения; Техническая спецификация на сеть радиодоступа группы.

[2] Галлагер, Р. «Коды проверки четности с низкой плотностью». Сделки IEEE по теории информации 8, № 1 (январь 1962 года): 21-28. www.doi.org/10.1109/TIT.1962.1057683.

Расширенные возможности

Создание кода C/C + +
Создайте код C и C++ с помощью Simulink ® Coder™

Этот блок поддерживает генерацию кода C/C + + для режимов ускорения ^Simulink ® и быстрого ускорения, а также для генерации компонентов DPI.

Создание кода HDL
Создание кода Verilog и VHDL для проектов FPGA и ASIC с использованием Coder™ HDL.

HDL Coder™ предоставляет дополнительные опции конфигурации, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет единую архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках проекта. Распределенная конвейерная обработка не перераспределяет эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе ConstrainedOutputPipeline (кодер HDL).
InputPipeline	Количество входных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе InputPipeline (кодер HDL).
OutputPipeline	Количество выходных ступеней трубопровода для вставки в сформированный код. Распределенная конвейерная обработка и конвейерная обработка с ограниченным выходом могут перемещать эти регистры. Значение по умолчанию: `0`. Дополнительные сведения см. в разделе Выходной конвейер (кодер HDL).

Ограничения

Невозможно создать HDL для этого блока в переустановляемой синхронной подсистеме (кодере HDL).

См. также

Блоки

Декодер NR LDPC

Функции

nrLDPCDecode (5G Панель инструментов) | nrLDPCEncode (5G Панель инструментов)

Представлен в R2020a

Документация

Кодер LDPC NR

Описание

Порты

Вход

`data` - Входные биты данных
скаляр | вектор