Exponenta Banner

Системное интегрирование IP-ядра процессора DL

Вручную интегрируйте сгенерированное IP-ядро процессора глубокого обучения (DL) в разработку системы

Deep Learning HDL Toolbox™ генерирует IP-ядро процессора глубокого обучения (DL) и создает битовые потоки FPGA для поддерживаемых плат FPGA. Для получения дополнительной информации смотрите Сгенерировать пользовательский IP-адрес процессора и Сгенерировать пользовательский Bitstream.

Ускорить интегрирование сгенерированного IP-ядра процессора DL в разработку системы можно путем:

  • Генерация IP-ядра процессора DL.

  • Использование компилятора сгенерировало выделение буфера внешней памяти.

  • Форматирование входа и выхода данных внешней памяти.

  • Создание AXI4 регистровых карт. Регистры AXI4 позволяют использовать MATLAB® для управления и программирования IP-ядра процессора DL.

Темы

Запуск

IP-ядро процессора глубокого обучения

Узнайте о сгенерированном IP-ядре процессора глубокого обучения.

Используйте выход компилятора для системного интегрирования

Используйте выходы компилятора, чтобы интегрировать сгенерированное IP-ядро процессора глубокого обучения в проект.

Формат данных внешней памяти

Определите формат входных и выходных данных внешней памяти.

Карта регистров процессора глубокого обучения

Используйте MATLAB или другие ведущие устройства AXI4 для управления и программирования IP-ядра процессора глубокого обучения.

Рекомендуемые примеры

Authoring a Reference Design for Live Camera Integration with Deep Learning Processor IP Core

Создание исходного проекта для интегрирования Live Camera с процессором глубокого обучения IP Core

Создайте HDL Coder™ исходного проекта, который содержит сгенерированное IP-ядро процессора глубокого обучения. Исходный проект получает вход живой камеры и использует развернутую последовательную сеть, чтобы классифицировать объекты во входе камеры. Этот рисунок является архитектурной схемой высокого уровня, которая показывает эталонный проект, который будет реализован на Xilinx™ Zynq™ Ultrascale + (TM) MPsoC ZCU102 Evaluation Kit.

Открыть скрипт
Run a Deep Learning Network on FPGA with Live Camera Input

Запуск нейронной сети для глубокого обучения на FPGA с помощью Live Camera Input

Моделируйте логику предварительной обработки, которая получает вход живой камеры. Вы реализуете его на ZCU102 плате Zynq ® Ultrascale+™ MPSoC с помощью пользовательского видео-справочного проекта, который имеет интегрированное IP-ядро процессора глубокого обучения для классификации объектов. Этот пример использует рабочий процесс совместного проектирования HDL Coder™ HW/SW. Для этого примера вам нужно: Deep Learning HDL Toolbox™

Открыть скрипт

Deep Learning HDL Toolbox документация

Поддержка