Генерация HDL-кода

Сгенерируйте HDL-код из MATLAB® и Simulink®

Для реализации проекта DSP на FPGA или ASIC можно использовать HDL Coder™ или Filter Design HDL Coder™. Оба продукта генерируют синтезируемый и портативный VHDL® и Verilog® код, а также сгенерировать VHDL и Verilog испытательные стенды для быстрой симуляции, тестирования и верификации сгенерированного кода.

  • HDL Coder - Сгенерируйте код из проектов Simulink или MATLAB. Эта поддержка включает фильтры, математические и сигнальные операции и другие алгоритмы, оптимизированные для использования ресурсов и эффективности, такие как FFT HDL Optimized, IFFT HDL Optimized и блоки NCO HDL Optimized. Для базового примера того, как сгенерировать HDL-код с помощью HDL Coder, смотрите Программируемый конечная импульсная характеристика для FPGA.

  • Filter Design HDL Coder - Сгенерируйте код из созданий фильтра MATLAB. Доступ к функциям генерации кода и испытательного стенда можно получить с помощью пользовательского интерфейса Generate HDL или с помощью командной строки опций. Эти функции также интегрированы с приложением Filter Designer. Пример того, как сгенерировать HDL-код с помощью Filter Design HDL Coder, см. в HDL Butterworth Filter (Filter Design HDL Coder).

Чтобы отладить ваши проекты в Simulink или MATLAB, используйте Logic Analyzer средства просмотра формы волны.

Инструмент визуализации Simulink

Logic AnalyzerВизуализация, измерение и анализ переходов и состояний с течением времени

Функции

generatehdlСгенерируйте HDL-код для квантованного DSP-фильтра (требует Filter Design HDL Coder)

Темы

Поиск блоков, поддерживающих генерацию HDL-кода

Фильтруйте блоки, поддерживающие генерацию HDL-кода, в браузере библиотеки Simulink и в документации.

Сгенерируйте HDL-код для системных объектов фильтрации (Filter Design HDL Coder)

Узнайте об особенностях генерации HDL-кода из фильтра Системных объектов.

Архитектуры HDL-фильтров

Выберите параметры генерации HDL-кода, чтобы контролировать сравнение скорости и площади в архитектурах фильтров.

Оптимизация подсистем для фильтров

Выберите опции совместного использования ресурсов и оптимизации трубопровода.

Высокопроизводительные алгоритмы HDL

Выберите блок, который поддерживает основанный на кадрах вход для генерации HDL-кода.

Визуализация нескольких сигналов с помощью Logic Analyzer

Визуализируйте несколько сигналов программируемой конечной импульсной характеристики с помощью логического анализатора.

Рекомендуемые примеры

Programmable FIR Filter for FPGA

Программируемый конечная импульсная характеристика для ПЛИС

Реализуйте программируемый конечная импульсная характеристика для оборудования. Можно запрограммировать фильтр на нужный ответ, загрузив коэффициенты во внутренние регистры с помощью хост-интерфейса.

Открыть скрипт
Multichannel FIR Filter for FPGA

Многоканальный конечная импульсная характеристика для ПЛИС

Реализуйте дискретную конечную импульсную характеристику фильтр с несколькими потоками входных данных для оборудования.

Открыть скрипт
High Throughput Channelizer for FPGA

Высокопроизводительный канализатор для ПЛИС

Реализуйте высокопроизводительный (Gigasamples в секунду, GSPS) канализатор для оборудования с помощью полифазы фильтров.

Открыть скрипт
Implement FFT for FPGA Using FFT HDL Optimized Block

Реализуйте БПФ для FPGA, используя оптимизированный блок FFT HDL

Используйте блок FFT HDL Optimized для реализации БПФ для оборудования.

Открыть скрипт
Implementing the Filter Chain of a Digital Down-Converter in HDL

Реализация Цепи фильтра цифрового преобразователя в HDL

Используйте DSP System Toolbox™ и Fixed-Point Designer™, чтобы спроектировать трехступенчатый, многоразовый фильтр с фиксированной точкой, который реализует цепь фильтров цифрового преобразователя частоты (DDC), предназначенного для соответствия спецификации Глобальной системы для мобильных устройств (GSM).

Открыть скрипт
Optimized Fixed-Point FIR Filters

Оптимизированные конечная импульсная характеристика с фиксированной точкой

Оптимизируйте конечная импульсная характеристика с фиксированной точкой. Оптимизация может относиться к характеристикам фильтра, таким как затухание в полосе задерживания или количество бит, требуемых для достижения конкретной спецификации. Эта функциональность особенно полезна для пользователей, нацеленных на оборудование, которые имеют ряд конфигурируемых коэффициентов определенной длины слова и/или в случаях, обычно обнаруженных на ASIC и FPGA, где существует большое пространство для проекта. Дизайнер оборудования обычно может компромиссировать больше коэффициентов для меньших бит или наоборот, чтобы оптимизировать для различных ASIC или FPGA.

Открыть скрипт
HDL Implementation of a Digital Down-Converter for LTE

HDL- Реализации цифрового преобразователя для LTE

Разработайте цифровой преобразователь DDC для приложений радиосвязи, таких как LTE, и сгенерируйте HDL-код с HDL- Coder™.

Открыть скрипт
HDL Implementation of a Digital Up-Converter for LTE

HDL- Реализации цифрового преобразователя для LTE

Разработайте цифровой преобразователь частоты (DUC) для приложений радиосвязи, таких как LTE, и сгенерируйте HDL-код с HDL Coder™.

Открыть скрипт

Документация DSP System Toolbox

Поддержка

Для просмотра документации необходимо авторизоваться на сайте