FFT HDL Optimized
Вычисляет быстрое преобразование Фурье (БПФ) и генерирует оптимизированные HDL-коды
- Библиотека:
Поддержка/преобразования HDL DSP System Toolbox
Описание
Блок FFT HDL Optimized предоставляет две архитектуры, которые реализуют алгоритм для приложений FPGA и ASIC. Можно выбрать архитектуру, которая оптимизирует пропускную способность или площадь.
Streaming Radix 2^2- Используйте эту архитектуру для высокопроизводительных приложений. Эта архитектура поддерживает скалярные или векторные входные данные. Вы можете достичь выборки гига сэмплов в секунду пропускной способности (GSPS), используя вектор вход.Burst Radix 2- Используйте эту архитектуру для минимизации ресурса размещения, особенно с большими размерами быстрого преобразования (FFT). Ваша система должна быть в состоянии терпеть принятия пульсирующих данных. Эта архитектура поддерживает только скалярные входные данные.
Блок FFT HDL Optimized заменяет блок HDL Streaming FFT и блок HDL Minimum Resource FFT. Блок FFT HDL Optimized принимает реальные или комплексные данные, обеспечивает аппаратно удобные сигналы управления и опциональные выходные сигналы управления системой координат.
Порты
Вход
Выход
Параметры
Примеры моделей
Алгоритмы
Потоковый Radix 2 ^
2Потоковая архитектура Radix 2 ^ 2 реализует архитектуру с низкой задержкой. Это экономит ресурсы по сравнению с потоковой реализацией Radix 2 путем факторинга и группировки уравнения БПФ. Архитектура имеет этапы log4 (N). Каждый каскад содержит две бабочки с одной задержкой (SDF) с контроллерами памяти. Когда вы используете векторный вход, каждый каскад работает на меньшем количестве входных выборок, поэтому некоторые каскады сокращаются до простой бабочки, без SDF.
Первый этап SDF - обычная бабочка. Второй этап умножает выходы первого этапа на –j. Чтобы избежать оборудование множителя, блок меняет действительные и мнимые части входов и снова меняет мнимые части полученных выходов. Каждый этап округляет результат умножения множителя twiddle до входа размера слова. Коэффициенты twiddle имеют два целочисленных бита, а остальная часть бит используется для дробных бит. Коэффициенты twiddle имеют ту же битовую ширину, что и входные данные, WL. Коэффициенты twiddle имеют два целочисленных бита и WL -2 дробных бита.
Если вы активируете масштабирование, алгоритм делит результат каждой стадии бабочки на 2. Масштабирование на каждом этапе избегает переполнения, сохраняет размер слова так же, как и вход, и приводит к общему коэффициенту шкалы 1/ N. Если масштабирование отключено, алгоритм избегает переполнения, увеличивая размер слова на 1 бит на каждом этапе. Схема показывает бабочек и внутренние размеры слова каждого этапа, не включая память.
Радикс пакета 2
Архитектура Burst Radix 2 реализует БПФ с помощью одного комплексного множителя бабочки. Алгоритм не может запуститься, пока не сохранен весь входной кадр, и он не может принять следующую систему координат, пока расчеты не будут завершены. Порт выхода ready указывает, когда алгоритм готов к новым данным. Схема показывает архитектуру пакета с реестрами трубопроводов.
Управляющие сигналы
Алгоритм обрабатывает входные данные только, когда входной valid порт равен 1. Выходные данные действительны только, когда выходной valid порт равен 1.
Когда необязательный входной reset порт равен 1, алгоритм останавливает текущее вычисление и очищает все внутренние состояния. Алгоритм начинает новые вычисления reset когда порту 0, и входной valid порт запускает новую систему координат.
Эта схема показывает вход и выход значения портов valid для смежных скалярных входных данных, потоковой архитектуры Radix 2 ^ 2, длины 1024 БПФ и размера вектора 16.
Схема также показывает необязательные значения start и end портов, которые указывают на контуры системы координат. Если вы активируете start порт, значение порта start импульсирует для одного цикла с первым действительным выходом системы координат. Если вы активируете end порт, значение порта start импульсирует для одного цикла с последним допустимым выходом системы координат.
Если вы применяете непрерывные входные кадры, выход также будет непрерывным после начальной задержки.
Входной valid порт может быть несмежным. Данные, сопровождаемые входы valid портом, обрабатываются по мере его поступления, и полученные данные сохраняются до тех пор, пока не будет заполняема система координат. Затем алгоритм возвращает смежные выходные выборки в системе координат N (FFT length) циклов. Эта схема показывает несмежный вход и смежный выход для БПФ длины 512 и размера вектора 16.
Когда вы используете архитектуру пакета, вы не можете предоставить следующую систему координат входных данных, пока не станет доступно пространство памяти. Порт ready указывает, когда алгоритм может принять новые входные данные.
Время ожидания
Задержка зависит от FFT length и входа размера вектора. После обновления модели значок блока отображает задержку. Отображаемая задержка - это количество циклов между первым действительным входом и первым действительным выходом, при условии, что вход смежен. Чтобы получить эту задержку программно, смотрите Автоматическое совпадение задержек для Задержки Оптимизированного Блока FFT HDL.
При использовании архитектуры пакета с смежным входом, если ваш проект ждет, когда ready выведет 0 перед отменой утверждения входного valid на вход приходит один дополнительный цикл данных. Эта выборка данных является первой выборкой следующей системы координат. Алгоритм может сохранить одну выборку во время обработки текущей системы координат. Из-за этого усовершенствования одной выборки наблюдаемая задержка более поздних систем координат (от входных valid до выходных valid) на один цикл короче, чем сообщенная задержка. Задержка измеряется с первого цикла, когда вход valid равен 1, до первого цикла, когда выход valid равен 1. Количество циклов между ready портом 0 и выходом портом valid 1 всегда latency - FFTLength.
Ссылки
[1] Algnabi, Y.S, F.A. Aldaamee, R. Teymourzadeh, M. Othman, and M.S. Ислам. «Новая архитектура трубопровода Radix 2 ^ 2 SDF БПФ на основе метода разрезания цифр». 10-я Международная конференция IEEE по полупроводниковой электронике (ICSE). 2012, стр 470–474.