Потоковая архитектура Radix 2 ^ 2 реализует архитектуру с низкой задержкой. Это экономит ресурсы по сравнению с потоковой реализацией Radix 2 путем факторинга и группировки уравнения БПФ. Архитектура имеет этапы _log4 (N). Каждый каскад содержит две бабочки с одной задержкой (SDF) с контроллерами памяти. Когда вы используете векторный вход, каждый каскад работает на меньшем количестве входных выборок, поэтому некоторые каскады сокращаются до простой бабочки, без SDF.

Первый этап SDF - обычная бабочка. Второй этап умножает выходы первого этапа на –j. Чтобы избежать оборудование множителя, блок меняет действительные и мнимые части входов и снова меняет мнимые части полученных выходов. Каждый этап округляет результат умножения множителя twiddle до входа размера слова. Коэффициенты twiddle имеют два целочисленных бита, а остальная часть бит используется для дробных бит. Коэффициенты twiddle имеют ту же битовую ширину, что и входные данные, WL. Коэффициенты twiddle имеют два целочисленных бита и WL -2 дробных бита.

Если вы активируете масштабирование, алгоритм делит результат каждой стадии бабочки на 2. Масштабирование на каждом этапе избегает переполнения, сохраняет размер слова так же, как и вход, и приводит к общему коэффициенту шкалы 1/ N. Если масштабирование отключено, алгоритм избегает переполнения, увеличивая размер слова на 1 бит на каждом этапе. Схема показывает бабочек и внутренние размеры слова каждого этапа, не включая память.

Архитектура Burst Radix 2 реализует БПФ с помощью одного комплексного множителя бабочки. Алгоритм не может запуститься, пока не сохранен весь входной кадр, и он не может принять следующую систему координат, пока расчеты не будут завершены. Порт выхода ready указывает, когда алгоритм готов к новым данным. Схема показывает архитектуру пакета с реестрами трубопроводов.

Алгоритм обрабатывает входные данные только, когда входной valid порт равен 1. Выходные данные действительны только, когда выходной valid порт равен 1.

Когда необязательный входной reset порт равен 1, алгоритм останавливает текущее вычисление и очищает все внутренние состояния. Алгоритм начинает новые вычисления reset когда порту 0, и входной valid порт запускает новую систему координат.

Задержка зависит от FFT length и входа размера вектора. После обновления модели значок блока отображает задержку. Отображаемая задержка - это количество циклов между первым действительным входом и первым действительным выходом, при условии, что вход смежен. Чтобы получить эту задержку программно, смотрите Автоматическое совпадение задержек для Задержки Оптимизированного Блока FFT HDL.

При использовании архитектуры пакета с смежным входом, если ваш проект ждет, когда ready выведет 0 перед отменой утверждения входного valid на вход приходит один дополнительный цикл данных. Эта выборка данных является первой выборкой следующей системы координат. Алгоритм может сохранить одну выборку во время обработки текущей системы координат. Из-за этого усовершенствования одной выборки наблюдаемая задержка более поздних систем координат (от входных valid до выходных valid) на один цикл короче, чем сообщенная задержка. Задержка измеряется с первого цикла, когда вход valid равен 1, до первого цикла, когда выход valid равен 1. Количество циклов между ready портом 0 и выходом портом valid 1 всегда latency - FFTLength.

Этот ресурс и данные о эффективности являются результатом синтеза сгенерированного HDL-кода, нацеленного на Xilinx^® Virtex^®-6 (XC6VLX75T-1FF484) ПЛИС. Примеры в таблицах имеют следующее строение:

Эффективность синтезированного HDL-кода варьируется с вашей целью и опциями синтеза. Для образца при переупорядочении для вывода естественного порядка используется больше ОЗУ, чем выход с обращенным битами по умолчанию, а при действительном входе - меньше ОЗУ, чем при комплексном входе.

Для скалярной входной конфигурации Radix 2 ^ 2, конструкция достигает тактовой частоты 326 МГц. Задержка составляет 1116 циклов. В проекте используются эти ресурсы.

Когда вы векторизируете ту же реализацию Radix 2 ^ 2, чтобы обработать два 16-битных входа выборки параллельно, проект достигает тактовой частоты 316 МГц. Задержка составляет 600 циклов. В проекте используются эти ресурсы.

Блок поддерживает скалярные входные данные только при реализации архитектуры burst Radix 2. Проект пакета достигает тактовой частоты 309 МГц. Задержка составляет 5811 циклов. В проекте используются эти ресурсы.