Bit Shift

Логический или арифметический сдвиг входного сигнала

Библиотека

HDL-кодер/логика и битовые операции

Описание

Блок Bit Shift выполняет логический или арифметический сдвиг входного сигнала.

Этот блок отличается от блока Shift Arithmetic с точки зрения симуляции и поведения генерации HDL-кода. Блок Bit Concat может выполнить логическую перемену номера со знаком, не выполняя операцию reinterpretcast. Этот блок использует реализацию на основе MATLAB Function блоков и может быть медленнее в операции.

Блок Shift Arithmetic сдвигает биты или двоичную точку номера входа. Этот блок имеет дополнительные опции блоков для генерации HDL-кода по сравнению с блоком Bit Concat. Когда вы хотите выполнить операцию сдвига, используйте блок Shift Arithmetic вместо блока Bit Concat. Если у вас есть номер со знаком в качестве входных данных, блок выполняет расширение знака номера. Блок Shift Arithmetic требует использования дополнительных блоков Data Type Conversion, которые имеют Stored Integer (SI) выбрана опция.

Параметры

Shift Mode

По умолчанию: Shift Left Logical

Задает тип и направление сдвига:

Shift Left Logical (по умолчанию)
Shift Right Logical
Shift Right Arithmetic

Shift Length

Количество бит, подлежащих сдвигу. Задайте значение, больше или равное нулю. Значение по умолчанию 0.

Порты

Блок имеет следующие порты:

Вход

Поддерживаемые типы данных: Fixed-point, целое число (со знаком или без знака), Boolean
Минимальная ширина бита: 2
Максимальная ширина бита: 128

Выход

Имеет тот совпадающий тип данных и ширину битов, что и входной сигнал.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. раздел ОграниченныйВыводТрубопровод.
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. InputPipeline.
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline.

См. также

Блоки

Bit Concat | Bit Reduce | Bit Rotate | Bit Slice

Введенный в R2014a

HDL Coder документация

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация