Bit Slice

Поле возврата последовательных бит от входного сигнала

Библиотека

HDL-кодер/логика и битовые операции

Описание

Блок Bit Slice возвращает поле последовательных бит из входного сигнала. Задайте нижние и верхние контуры поля бита с помощью нулевых индексов в параметрах LSB Position и MSB Position.

Параметры

MSB Position

Задает битовую позицию (нулевую) самого значащего бита (MSB) поля, которое нужно извлечь. Значение по умолчанию является 7.

Для размера входа слова WSLSB Position и MSB Position должны удовлетворять следующим ограничениям:

WS > MSB Position >= LSB Position >= 0;

Длина слова на выходе вычисляется как (MSB Position - LSB Position) + 1.

LSB Position

Задает битовую позицию (нулевую) наименее значимого бита (LSB) поля для извлечения. Значение по умолчанию 0.

Порты

Блок имеет следующие порты:

Вход

Поддерживаемые типы данных: Fixed-point, целое число (со знаком или без знака), Boolean
Максимальная ширина бита: 128

Выход

Поддерживаемые типы данных: неподписанная фиксированная точка или беззнаковое целое число.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. раздел ОграниченныйВыводТрубопровод.
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. InputPipeline.
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline.

См. также

Блоки

Bit Concat | Bit Reduce | Bit Rotate | Bit Shift

Введенный в R2014a

Поддержка

Памятка переводчика

1. Если смысл перевода понятен, то лучше оставьте как есть и не придирайтесь к словам, синонимам и тому подобному. О вкусах не спорим.

2. Не дополняйте перевод комментариями “от себя”. В исправлении не должно появляться дополнительных смыслов и комментариев, отсутствующих в оригинале. Такие правки не получится интегрировать в алгоритме автоматического перевода.

3. Сохраняйте структуру оригинального текста - например, не разбивайте одно предложение на два.

4. Не имеет смысла однотипное исправление перевода какого-то термина во всех предложениях. Исправляйте только в одном месте. Когда Вашу правку одобрят, это исправление будет алгоритмически распространено и на другие части документации.

5. По иным вопросам, например если надо исправить заблокированное для перевода слово, обратитесь к редакторам через форму технической поддержки.

Документация

Bit Slice

Библиотека

Описание

Параметры

Порты

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Блоки

HDL Coder документация

Поддержка

Документация

Bit Slice

Библиотека

Описание

Параметры

Порты

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Блоки

HDL Coder документация

Поддержка

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.