Dual Port RAM

Двухпортовая ОЗУ с двумя выходными портами

Библиотека

HDL-кодер/HDL-оперативная память

Описание

Блок Dual Port RAM моделирует ОЗУ, которая поддерживает одновременные операции чтения и записи и имеет как выходной порт считывания данных, так и выходной порт записи данных. Можно использовать этот блок для генерации HDL-кода, который сопоставляется с ОЗУ в большинстве FPGA.

Если вам не нужно использовать выходные данные записи, wr_dout, можно достичь лучшего вывода ОЗУ с помощью инструментов синтеза с помощью блока Simple Dual Port RAM.

Чтение-во время-записи Поведение

Во время записи новые данные появляются на выходе порта записи (wr_dout) блока RAM с двумя портами. Если операция чтения происходит одновременно по тому же адресу, что и операция записи, старые данные появляются на выходном порте чтения (rd_dout).

Параметры

Address port width: Ширина адресного бита. Минимальная ширина бита равна 2, а максимальная ширина бита равна 29. Значение по умолчанию является 8.

Порты

Блок имеет следующие порты:

wr_din

Запись входных данных. Данные могут быть любой ширины. Он наследует ширину и тип данных от входного сигнала.

Тип данных: скалярная фиксированная точка, целое число или комплекс

wr_addr

Напишите адрес.

Тип данных: скалярное беззнаковое целое число (uintN) или неподписанная фиксированная точка (ufixN) с длиной дроби 0

wr_en

Включить запись.

Тип данных: Логический

rd_addr

Чтение адреса.

wr_dout

Выход данных с адреса записи, wr_addr.

rd_dout

Выход данных с адреса чтения, rd_addr.

Алгоритмы

расширить все

HDL-код, сгенерированный для блоков оперативной памяти, имеет:

Задержка одного такта для вывода считанных данных.
Нет сигнала сброса, потому что некоторые инструменты синтеза не выводят ОЗУ из HDL-кода, если он включает сброс.

Генерация кода для блока оперативной памяти создает отдельный файл, blockname.ext. blockname определяется из имени блока ОЗУ. ext - расширение имени файла на целевом языке.

Инициализация ОЗУ

Код, сгенерированный для инициализации ОЗУ, предназначен только для симуляции. Инструменты синтеза могут игнорировать этот код.

Реализуйте ОЗУ с включением или без включения синхроимпульса

Свойство блока, RAMArchitecture, включает или подавляет генерацию логики включения синхроимпульса для всех блоков ОЗУ в подсистеме. Можно задать RAMArchitecture к следующим значениям:

WithClockEnable (по умолчанию): Генерирует ОЗУ с использованием HDL-шаблонов, которые включают сигнал включения синхроимпульса и пустую оболочку ОЗУ.
WithoutClockEnable: Генерирует ОЗУ без включения синхроимпульса и обертку ОЗУ, реализующую логику включения синхроимпульса.

Некоторые инструменты синтеза не выводят ОЗУ с включением синхроимпульса. Если ваш инструмент синтеза не поддерживает структуры оперативной памяти с поддержкой синхроимпульса и не может сопоставить ваш сгенерированный HDL-код с ресурсами оперативной памяти FPGA, установите RAMArchitecture на 'WithoutClockEnable'. Чтобы узнать, как сгенерировать ОЗУ без синхроимпульсов для вашего проекта, смотрите пример начала работы с ОЗУ и ПЗУ. Чтобы открыть пример, в командной строке введите:

hdlcoderramrom

Ограничения вывода ОЗУ

Если вы используете блоки оперативной памяти для выполнения параллельных операций чтения и записи, проверьте поведение чтения во время записи на оборудовании. Поведение блоков оперативной памяти во время чтения и записи в Simulink^® соответствует коду сгенерированного поведенческого HDL-кода. Однако, если инструмент синтеза не следует тому же поведению во время вывода ОЗУ, это заставляет поведение чтения во время записи в оборудовании отличаться от поведения модели Simulink или сгенерированного HDL-кода.

Ваш инструмент синтеза может не сопоставить сгенерированный код с ОЗУ по следующим причинам:

Малый размер оперативной памяти: ваш инструмент синтеза использует регистры для реализации небольшой оперативной памяти для повышения эффективности.
Присутствует сигнал включения синхроимпульса. Можно подавить генерацию сигнала включения синхроимпульса в блоках ОЗУ, как описано в Реализации ОЗУ С или Без Включения синхроимпульса.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. раздел ОграниченныйВыводТрубопровод.
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. InputPipeline.
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline.
RAMDirective	Укажите, сопоставлять ли блоки RAM в вашем проекте с распределенными RAM или блокировать RAM на целевом FPGA. Вы не можете сопоставить Dual Port RAM блоки с UltraRAM. Для отображения с UltraRAM требуется, чтобы блок имел фиксированное поведение чтения.

Комплексные данные

Этот блок поддерживает генерацию кода для сложных сигналов.

Документация

Dual Port RAM

Библиотека

Описание

Чтение-во время-записи Поведение

Параметры

Порты

Алгоритмы

Инициализация ОЗУ

Реализуйте ОЗУ с включением или без включения синхроимпульса

Ограничения вывода ОЗУ

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Блоки

HDL Coder документация

Поддержка

Документация

Dual Port RAM

Библиотека

Описание

Чтение-во время-записи Поведение

Параметры

Порты

Алгоритмы

Инициализация ОЗУ

Реализуйте ОЗУ с включением или без включения синхроимпульса

Ограничения вывода ОЗУ

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Блоки

HDL Coder документация

Поддержка

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.