Dual Rate Dual Port RAM

Двухпортовая ОЗУ, поддерживающая две скорости

Библиотека

HDL-кодер/HDL-оперативная память

Описание

Блок Dual Rate Dual Port RAM моделирует ОЗУ, которая поддерживает одновременное чтение и запись операций на различные адреса с двумя тактовыми частотами. Порт А ОЗУ может запускаться с одной скоростью, а порт B может запускаться с другой скоростью.

В высокопроизводительных аппаратных приложениях можно использовать этот блок для доступа к оперативной памяти дважды за тактовый цикл. Если вы генерируете HDL-код, этот блок преобразуется в двухчасовую оперативную память с двумя портами в большинстве FPGA.

Одновременный доступ

Вы можете получить доступ к различным адресам из портов А и B одновременно. Также можно одновременно считать тот же адрес из портов А и B.

Однако не получайте доступ к адресу от одного порта ОЗУ, пока он записывается от другого порта ОЗУ. Во время симуляции, если вы получаете доступ к адресу от одного порта оперативной памяти одновременно с записью этого адреса от другого порта оперативной памяти, программное обеспечение сообщает об ошибке.

Чтение-во время-записи Поведение

Оперативная память имеет поведение write-first. Когда вы записываете в оперативную память, новые данные записи сразу доступны в выход порту.

Параметры

Address port width: Ширина адресного бита. Минимальная ширина бита равна 2, а максимальная ширина бита равна 28. Значение по умолчанию является 8.

Порты

Блок имеет следующие порты:

din_A

Запишите вход данных для порта А ОЗУ. Данные могут быть любой ширины. Он наследует ширину и тип данных от входного сигнала.

Тип данных: скалярная фиксированная точка, целое число или комплекс

addr_A

Напишите адрес для порта А ОЗУ.

Тип данных: скалярное беззнаковое целое число (uintN) или неподписанная фиксированная точка (ufixN) с длиной дроби 0

we_A

Напишите enable для порта А ОЗУ. Установите we_A на true для операции записи или false для операции чтения.

Тип данных: Логический

din_B

Запись данных входа для порта B ОЗУ. Данные могут быть любой ширины, и наследует ширину и тип данных от входного сигнала.

Тип данных: скалярная фиксированная точка, целое число или комплекс

addr_B

Напишите адрес для порта B ОЗУ.

we_B

Напишите enable для порта B ОЗУ. Установите we_B на true для операции записи или false для операции чтения.

Тип данных: Логический

dout_A

Выход данных из порта А оперативной памяти, addr_A.

dout_B

Выход данных с адреса RAM-порта B, addr_B.

Алгоритмы

расширить все

HDL-код, сгенерированный для блоков оперативной памяти, имеет:

Задержка одного такта для вывода считанных данных.
Нет сигнала сброса, потому что некоторые инструменты синтеза не выводят ОЗУ из HDL-кода, если он включает сброс.

Генерация кода для блока оперативной памяти создает отдельный файл, blockname.ext. blockname определяется из имени блока ОЗУ. ext - расширение имени файла на целевом языке.

Инициализация ОЗУ

Код, сгенерированный для инициализации ОЗУ, предназначен только для симуляции. Инструменты синтеза могут игнорировать этот код.

Реализуйте ОЗУ с включением или без включения синхроимпульса

Свойство блока, RAMArchitecture, включает или подавляет генерацию логики включения синхроимпульса для всех блоков ОЗУ в подсистеме. Можно задать RAMArchitecture к следующим значениям:

WithClockEnable (по умолчанию): Генерирует ОЗУ с помощью шаблонов, которые включают сигнал включения синхроимпульса и пустую оболочку ОЗУ.
WithoutClockEnable: Генерирует ОЗУ без включения синхроимпульса и обертку ОЗУ, реализующую логику включения синхроимпульса.

Некоторые инструменты синтеза не выводят ОЗУ с включением синхроимпульса. Если ваш инструмент синтеза не поддерживает структуры оперативной памяти с поддержкой синхроимпульса и не может сопоставить ваш сгенерированный HDL-код с ресурсами оперативной памяти FPGA, установите RAMArchitecture на WithoutClockEnable.

Ограничения вывода ОЗУ

Если вы используете блоки оперативной памяти для выполнения параллельных операций чтения и записи, проверьте поведение чтения во время записи на оборудовании. Поведение блоков оперативной памяти во время чтения и записи в Simulink^® соответствует коду сгенерированного поведенческого HDL-кода. Однако, если инструмент синтеза не следует тому же поведению во время вывода ОЗУ, это заставляет поведение чтения во время записи в оборудовании отличаться от поведения модели Simulink или сгенерированного HDL-кода.

Ваш инструмент синтеза может не сопоставить сгенерированный код с ОЗУ по следующим причинам:

Малый размер оперативной памяти: ваш инструмент синтеза использует регистры для реализации небольшой оперативной памяти для повышения эффективности.
Присутствует сигнал включения синхроимпульса. Можно подавить генерацию сигнала включения синхроимпульса в блоках ОЗУ, как описано в Реализации ОЗУ С или Без Включения синхроимпульса.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Примечание

Для результатов симуляции, соответствующих сгенерированному HDL-коду, на панели Решатель диалогового окна Параметры конфигурации снимите флажок для Treat each discrete rate as a separate task. Когда флажок снят, включен однозадачный режим. Если вы моделируете блок с этим флажком, выходные данные могут обновляться в том же цикле, но в сгенерированном HDL-коде выходные данные обновляются один цикл позже.

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

Общая информация
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. раздел ОграниченныйВыводТрубопровод.
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. InputPipeline.
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline.

Примечание

Свойство RAMDirective недоступно для использования с Dual Rate Dual Port RAM, поскольку блок не имеет единого интерфейса синхроимпульса.

Комплексные данные

Этот блок поддерживает генерацию кода для сложных сигналов. Вы не можете иметь смешанные реальные и сложные входы.

Документация

Dual Rate Dual Port RAM

Библиотека

Описание

Одновременный доступ

Чтение-во время-записи Поведение

Параметры

Порты

Алгоритмы

Инициализация ОЗУ

Реализуйте ОЗУ с включением или без включения синхроимпульса

Ограничения вывода ОЗУ

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Блоки

HDL Coder документация

Поддержка

Документация

Dual Rate Dual Port RAM

Библиотека

Описание

Одновременный доступ

Чтение-во время-записи Поведение

Параметры

Порты

Алгоритмы

Инициализация ОЗУ

Реализуйте ОЗУ с включением или без включения синхроимпульса

Ограничения вывода ОЗУ

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Блоки

HDL Coder документация

Поддержка

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.