Задержка входа сигнала на один период дискретизации, когда внешний сигнал Enable равен true и внешний сигнал Reset равен false
HDL-кодер/дискретный
Блок Unit Delay Enabled Resettable Synchronous объединяет функциональность блока Unit Delay Enabled Synchronous и блока Unit Delay Resettable Synchronous.
Блок Unit Delay Enabled Resettable Synchronous задерживает входной сигнал u на один период дискретизации, когда внешний сигнал Enable равен true и когда внешний сигнал Reset равен false. Когда сигнал Enable равен false, состояние и выходной сигнал удерживают предыдущее значение. Когда сигнал Reset равен true, состояние и выходной сигнал берут значение параметра Initial condition. Сигналы Enable и Reset верны, когда E и R ненулевые и ложные, когда E и R равны нулю.
Реализация блока Unit Delay Enabled Synchronous состоит из Synchronous Subsystem, которая содержит блок Enabled Delay с Delay length единицей и блок State Control в Synchronous режим. Когда вы используете этот блок в своей модели и HDL Coder™, ваша модель генерирует более чистый HDL-код и использует меньше аппаратных ресурсов из-за Synchronous поведение блока State Control.
Блок не поддерживает векторные входы на портах Reset и Enable.
Вы не можете использовать блок внутри Enabled Subsystem, Triggered Subsystem или Resettable Subsystem блоков, которые используют Classic семантика. Подсистема должна использовать Synchronous семантика.
State Control | Unit Delay | Unit Delay Enabled Synchronous | Unit Delay Resettable Synchronous
