Unit Delay Enabled Resettable Synchronous

Задержка входа сигнала на один период дискретизации, когда внешний сигнал Enable равен true и внешний сигнал Reset равен false

развернуть все на странице

Библиотека:
HDL-кодер/дискретный

Описание

Блок Unit Delay Enabled Resettable Synchronous объединяет функциональность блока Unit Delay Enabled Synchronous и блока Unit Delay Resettable Synchronous.

Блок Unit Delay Enabled Resettable Synchronous задерживает входной сигнал u на один период дискретизации, когда внешний сигнал Enable равен true и когда внешний сигнал Reset равен false. Когда сигнал Enable равен false, состояние и выходной сигнал удерживают предыдущее значение. Когда сигнал Reset равен true, состояние и выходной сигнал берут значение параметра Initial condition. Сигналы Enable и Reset верны, когда E и R ненулевые и ложные, когда E и R равны нулю.

Реализация блока Unit Delay Enabled Synchronous состоит из Synchronous Subsystem, которая содержит блок Enabled Delay с Delay length единицей и блок State Control в Synchronous режим. Когда вы используете этот блок в своей модели и HDL Coder™, ваша модель генерирует более чистый HDL-код и использует меньше аппаратных ресурсов из-за Synchronous поведение блока State Control.

Ограничения

Блок не поддерживает векторные входы на портах Reset и Enable.
Вы не можете использовать блок внутри Enabled Subsystem, Triggered Subsystem или Resettable Subsystem блоков, которые используют Classic семантика. Подсистема должна использовать Synchronous семантика.

Порты

Вход

расширить все

`u` - Входной сигнал
`Scalar` | `Vector` | `Matrix` | `Array` | `Bus`

Блок Unit Delay Enabled Resettable Synchronous принимает входной сигнал типов данных, перечисленных ниже. Для получения дополнительной информации см. «Типы данных, поддерживаемые Simulink».

Вход

расширить все

`E` - Включить сигнал
`Scalar`

Блок Unit Delay Enabled Synchronous принимает сигнал Enable типов данных, перечисленных ниже. Для получения дополнительной информации см. «Типы данных, поддерживаемые Simulink».

`R` - Сигнал сброса
`Scalar`

Блок Unit Delay Resettable Synchronous принимает сигнал сброса типов данных, перечисленных ниже. Для получения дополнительной информации см. «Типы данных, поддерживаемые Simulink».

Выход

расширить все

`y` - Выходной сигнал
`Scalar` | `Vector` | `Matrix` | `Array` | `Bus`

Выход данных совпадает с входным.

Параметры

расширить все

`Initial condition` - Начальный выход симуляции
0,0 (по умолчанию) | `Scalar` | `Vector` | `Matrix` | `Array` | `Bus`

Initial condition может взять скаляру вход или использовать совпадающий тип данных в качестве входного сигнала. Вы не можете запустить симуляцию с NaN или Inf как Initial condition.

Программное использование

Параметры блоков: InitialCondition

Тип: Вектор символов

Значение: '0' | '[n]' | '[m n]'

По умолчанию: '0'

`Sample time` - Временной интервал между выборками
-1 (по умолчанию) | `Scalar` | `Vector`

Это Sample time должно быть действительным двойным скаляром, который задает период или действительный двойной вектор длины два, который задает период и смещение. Период и смещение должны быть конечными и неотрицательными со смещением меньше, чем период.

Программное использование

Параметры блоков: SampleTime

Тип: Вектор символов

Значение: '-1' | '[n]' | '[m n]'

По умолчанию: '-1'

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

Общая информация
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации см. InputPipeline.
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline.
ResetType	Подавьте генерацию логики сброса. Значение по умолчанию является `default`, который генерирует логику сброса. См. также ResetType.

Комплексные данные

Этот блок поддерживает генерацию кода для сложных сигналов.

См. также

State Control | Unit Delay | Unit Delay Enabled Synchronous | Unit Delay Resettable Synchronous

Введенный в R2017b

Документация

Unit Delay Enabled Resettable Synchronous

Описание

Ограничения

Порты

Вход

`u` - Входной сигнал
`Scalar` | `Vector` | `Matrix` | `Array` | `Bus`

Вход

`E` - Включить сигнал
`Scalar`

`R` - Сигнал сброса
`Scalar`

Выход

`y` - Выходной сигнал
`Scalar` | `Vector` | `Matrix` | `Array` | `Bus`

Параметры

`Initial condition` - Начальный выход симуляции
0,0 (по умолчанию) | `Scalar` | `Vector` | `Matrix` | `Array` | `Bus`

Программное использование

`Sample time` - Временной интервал между выборками
-1 (по умолчанию) | `Scalar` | `Vector`

Программное использование

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

HDL Coder документация

Поддержка

Документация

Unit Delay Enabled Resettable Synchronous

Описание

Ограничения

Порты

Вход

u - Входной сигнал Scalar | Vector | Matrix | Array | Bus

Вход

E - Включить сигнал Scalar

R - Сигнал сброса Scalar

Выход

y - Выходной сигнал Scalar | Vector | Matrix | Array | Bus

Параметры

Initial condition - Начальный выход симуляции 0,0 (по умолчанию) | Scalar | Vector | Matrix | Array | Bus

Программное использование

Sample time - Временной интервал между выборками -1 (по умолчанию) | Scalar | Vector

Программное использование

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

HDL Coder документация

Поддержка

`u` - Входной сигнал
`Scalar` | `Vector` | `Matrix` | `Array` | `Bus`

`E` - Включить сигнал
`Scalar`

`R` - Сигнал сброса
`Scalar`

`y` - Выходной сигнал
`Scalar` | `Vector` | `Matrix` | `Array` | `Bus`

`Initial condition` - Начальный выход симуляции
0,0 (по умолчанию) | `Scalar` | `Vector` | `Matrix` | `Array` | `Bus`

`Sample time` - Временной интервал между выборками
-1 (по умолчанию) | `Scalar` | `Vector`

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.