Задержка входа сигнала на один период дискретизации, когда внешний сигнал сброса является ложным
HDL-кодер/дискретный
Блок Unit Delay Resettable Synchronous задерживает входной сигнал u на один период дискретизации, когда внешний сигнал сброса является ложным. Когда сигнал Reset равен true, состояние и выходной сигнал берут значение параметра Initial condition. Сигнал Reset равен true, когда R не равен нулю и false, когда R равен нулю.
Реализация блока Unit Delay Resettable Synchronous состоит из Synchronous Subsystem, которая содержит блок Resettable Delay с Delay length единицей и блок State Control в Synchronous режим. Когда вы используете этот блок в своей модели и HDL Coder™, ваша модель генерирует более чистый HDL-код и использует меньше аппаратных ресурсов из-за Synchronous поведение блока State Control.
Блок не поддерживает векторные входы на порту Reset.
Вы не можете использовать блок внутри Enabled Subsystem, Triggered Subsystem или Resettable Subsystem блоков, которые используют Classic семантика. Подсистема должна использовать Synchronous семантика.
