Задержка входа сигнала на один период дискретизации, когда внешний сигнал Enable равен true
HDL-кодер/дискретный
Блок Unit Delay Enabled Synchronous задерживает входной сигнал u на один период дискретизации, когда внешний сигнал Enable равен true. Когда сигнал Enable равен false, состояние и выходной сигнал удерживают предыдущее значение. Сигнал Enable равен true, когда E не равен нулю и false, когда E равен нулю.
Реализация блока Unit Delay Enabled Synchronous состоит из Synchronous Subsystem, которая содержит блок Enabled Delay с Delay length единицей и блок State Control в Synchronous режим. Когда вы используете этот блок в своей модели и HDL Coder™, ваша модель генерирует более чистый HDL-код и использует меньше аппаратных ресурсов из-за Synchronous поведение блока State Control.
Блок не поддерживает векторные входы на порте Enable.
Вы не можете использовать блок внутри Enabled Subsystem, Triggered Subsystem или Resettable Subsystem блоков, которые используют Classic семантика. Подсистема должна использовать Synchronous семантика.
