Документация

Упрощенный AXI4 Главный протокол - Запись в канал

Для сопоставления портов DUT с AXI4 интерфейсами Master используйте упрощенный протокол AXI4 Master. Вы не должны моделировать фактический протокол AXI4 Master, и вместо этого вы можете использовать упрощенный протокол. Когда вы запускаете IP Core Generation рабочий процесс, сгенерированный HDL-код содержит логику обертки, которая переводится между упрощенным протоколом и фактическим протоколом AXI4 Master. Упрощенный протокол требует, чтобы вы использовали меньше сигналов протокола, облегчает механизм квитирования между допустимыми и готовыми сигналами и поддерживает пакеты произвольных длин.

Используйте упрощенный протокол записи AXI4 Master для транзакции записи и упрощенный протокол чтения AXI4 Master для транзакции чтения. Этот рисунок показывает временную диаграмму для сигналов, которые вы моделируете во входном и выходном интерфейсах DUT для транзакции записи AXI4 Master.

DUT ждет wr_ready чтобы стать высоким, чтобы инициировать запрос на запись. Когда wr_ready становится высоким, DUT может отправить запрос на запись. Запрос на запись состоит из Data и Write Master to Slave bus сигналы. Эта шина состоит из wr_len, wr_addr, и wr_valid. wr_addr задает начальный адрес, по которому DUT хочет записать. The wr_len сигнал соответствует количеству элементов данных в этой транзакции записи. Data может быть отправлен до тех пор, пока wr_valid высоко. Когда wr_ready становится низким, DUT должен прекратить отправку данных в течение одного такта, и Data сигнал становится недопустимым. Если DUT продолжает отправлять данные после одного такта, данные игнорируются.

Выходные сигналы

Моделируйте Data и Write Master to Slave bus сигналы на выходном интерфейсе DUT.

Входные сигналы

Моделируйте Write Slave to Master bus который состоит из:

Протокол AXI4 Master поддерживает максимальный размер пакета 256. Когда у вас большая вспышка размера, больше 256Интерфейс AXI Master в сгенерированном IP-ядре HDL разделяет большой пакет на несколько меньших пакетов с размером 256. Поэтому даже для больших пакетов данных вы видите улучшенную пропускную способность записи.

Упрощенный AXI4 Главный Протокол - Чтение Канала

Этот рисунок показывает временную диаграмму для сигналов, которые вы моделируете во входном и выходном интерфейсах DUT для транзакции чтения AXI4 Master. Эти сигналы включают в себя Data, Read Master to Slave Bus, и Read Slave to Master Bus.

DUT ждет rd_aready чтобы стать высоким, чтобы инициировать запрос на чтение. Когда rd_aready высоко, DUT может послать вне запрос чтения. Запрос на чтение состоит из rd_addr, rd_len, и rd_avalid сигналы Read Master to Slave bus. Ведомый IP или внешняя память отвечают на запрос чтения, отправляя Data в каждом такте. The rd_len сигнал соответствует количеству считываемых значений данных. DUT может принимать Data пока rd_dvalid высоко.

Чтение запроса

Чтобы смоделировать запрос на чтение, в выходном интерфейсе DUT моделируйте Read Master to Slave bus который состоит из:

На входном интерфейсе DUT реализуйте rd_aready сигнал. Этот сигнал является частью Read Slave to Master bus и указывает, когда принимать запросы на чтение. Можно контролировать rd_aready сигнал для определения, может ли DUT посылать последовательные пакетные запросы. Когда rd_aready становится высоким, это указывает, что DUT может послать запрос на чтение в следующем такте.

Чтение ответа

В входе DUT моделируйте Data и Read Slave to Master bus сигналы.

В выходном интерфейсе DUT можно опционально реализовать rd_dready сигнал. Этот сигнал является частью Read Master to Slave bus и указывает, когда DUT может начать принимать данные. По умолчанию, если вы не сопоставляете этот сигнал с интерфейсом чтения AXI4 Master, сгенерированное ядро HDL IP связывает rd_dready к логике высокий.

Вычисление регистра базовых адресов

Для генерируемых IP-ядер HDL Coder включает регистр базовых адресов для поддержки разработки драйверов для каналов чтения и записи AXI4 Master. Регистр базовых адресов добавляется к адресу, который задан DUT ADDR порт для формирования адреса AXI4 Master. Эта возможность позволяет драйверу использовать режим адресации, который программирует фиксированный адрес регистра с базовым адресом буфера. Запрограммированный адрес вместе со DUT ADDR порт используется для индексации буфера. По умолчанию регистры берут значение нуля, если вы их не используете.

Задайте начальное значение AXI4 Master Read and Write Основы адреса

Когда вы запускаете IP Core Generation рабочий процесс или Simulink Real-Time FPGA I/O рабочий процесс, можно задать начальное значение для AXI4 регистров основных данных для чтения и записи базовых адресов. По умолчанию начальное значение равно нулю. Чтобы задать ненулевое значение:

Моделирование для AXI4 интерфейсов Master

Можно смоделировать алгоритм с сигналами протокола Data and AXI4 Master в портах DUT, а затем сопоставить сигналы с интерфейсами AXI4 Master.

Чтобы узнать, как смоделировать алгоритм DUT для отображения интерфейса AXI4 Master, откройте эту модель Simulink ®. Подсистема DUT содержит простой алгоритм, который считывает данные из DDR и записывает данные обратно в другой адрес в памяти DDR.

Дважды кликните Подсистему DUT. Подсистема DDR_Access_Controller моделирует каналы чтения и записи AXI Master и имеет оперативную память простого двойного порта, которая вычисляет сигнал wr_data. Если вы дважды кликните DDR_Access_Controller Subsystem, то увидите два блока Edge Detection Subsystem, которые генерируют два стартовых импульса как вход к каждому блоку MATLAB Function. Одна Подсистема Обнаружения Ребер и Контроллер Чтения DDR Функция MATLAB моделируют считанную транзакцию. Другая Подсистема Обнаружения Ребер и Контроллер Записи DDR Функция MATLAB моделируют транзакцию записи. Можно изменить этот проект, чтобы смоделировать только транзакцию записи или транзакцию чтения с помощью одной Подсистемы Обнаружения Ребер и соответствующего блока MATLAB Function.

Сопоставьте векторные порты с AXI4 главными интерфейсами

Чтобы интегрировать ваше ядро IP HDL в большие исходные проекты и достичь большей пропускной способности, когда вы используете порт AXI4 Master для доступа к внешней памяти DDR, вы можете использовать большие ширины битов на Data порт. Шина главного интерфейса AXI4 поддерживает максимальную битовую ширину 1024 биты.

Simulink^® поддерживает типы данных с фиксированной точкой, которые имеют размер слова до 128 биты. Чтобы смоделировать свои порты DUT с размерами слова, больше 128 биты, используйте типы векторных данных. Если вы используете векторный порт, такой что объединенная битовая ширина всех элементов вектора больше 1024 биты, в Set Target Interface задаче отображается ошибка.

Для примера, в hdlcoder_axi_master модель, чтобы расширить битовую ширину axim_rd_data порт в 512 биты, измените ddr_data параметр внутри DDR, чтобы fi(([40:-1:1]),0,128,0) и затем объедините 128-битовый вход четыре раза, чтобы сгенерировать выход 512 бит. Можно использовать блок Vector Concatenate, чтобы вывести комбинированную битовую ширину 512 бит. Чтобы симулировать модель, замените Simple Dual Port RAM блок внутри подсистемы DUT на Simple Dual port RAM System.

Затем можно сопоставить эти порты данных DUT с AXI4 Master Read или AXI Master Write порты в таблице интерфейсов целевой платформы, генерируют HDL-ядро IP и интегрируют IP-ядро в Vivado^® или Qsys исходных проектов. В сгенерированном HDL-коде для IP-ядра DUT Data порты сопоставлены с 512- битовые интерфейсы. Сгенерированы несколько блоков FIFO, соответствующих каждому элементу векторного входа.

ENTITY DUT_ip IS
  PORT( IPCORE_CLK            :   IN    std_logic;  -- ufix1
        IPCORE_RESETN         :   IN    std_logic;  -- ufix1
        AXI4_Master_Rd_RDATA  :   IN    std_logic_vector(511 DOWNTO 0);  -- ufix256
        
        ...
        ...

        AXI4_Master_Wr_WDATA  :   OUT   std_logic_vector(511 DOWNTO 0);  -- ufix256
        
        ...

        );
END DUT_ip;

Этот рисунок иллюстрирует порядок, в котором векторные данные записываются и считываются.

В HDL-коде для IP-ядра DUT можно увидеть, как AXI4_Master_Rd_RDATA и AXI4_master_Wr_WDATA интерфейсы сопоставляются с портами DUT и порядком записи данных в интерфейс AXI4 Master, а затем считываются.

...
...
--------------------------------------------------------------------
AXI4 Master Read Sequence
--------------------------------------------------------------------
AXI4_Master_Rd_RDATA_0 <= AXI4_Master_Rd_RDATA_unsigned(127 DOWNTO 0);

AXI4_Master_Rd_RDATA_1 <= AXI4_Master_Rd_RDATA_unsigned_1(255 DOWNTO 128);

AXI4_Master_Rd_RDATA_2 <= AXI4_Master_Rd_RDATA_unsigned_7(383 DOWNTO 256);

AXI4_Master_Rd_RDATA_3 <= AXI4_Master_Rd_RDATA_unsigned_7(511 DOWNTO 384);

--------------------------------------------------------------------
AXI4 Master Write Sequence
--------------------------------------------------------------------
AXI4_Master_Wr_WDATA_tmp <= unsigned(AXI4_Master_Wr_WDATA_Vec_3) & 
                            unsigned(AXI4_Master_Wr_WDATA_Vec_2) &
                            unsigned(AXI4_Master_Wr_WDATA_Vec_1) &
                            unsigned(AXI4_Master_Wr_WDATA_Vec_0);


AXI4_Master_Wr_WDATA <= std_logic_vector(AXI4_Master_Wr_WDATA_tmp);

...
...

Если вы используете нестандартную битовую ширину для AXI4 Master Data порт, Data порт обновляется до стандартного контейнера битовой ширины, который имеет больший размер. Стандартные ширины битов включают 32, 64, 128, 256, 512, и 1024 биты. Для примера, если вы используете вектор, который имеет четыре 35-битовые элементы, получившаяся битовая ширина 140 биты (35x4) сопоставлен с 256-bit AXI4 Главный интерфейс. В канале Write Data порт, биты 255 на 141 заполнены нулями. На канале Read Data порт, биты 255 на 141 игнорируются.

Использование нестандартных битовых ширин может оказать влияние на эффективность, поскольку вся полоса пропускания главного интерфейса AXI4 не используется. Чтобы избежать попаданий в эффективность, используйте стандартные битовые ширины AXI.

Моделируйте проекты с несколькими скоростями дискретизации

Программное обеспечение HDL Coder поддерживает проекты с несколькими скоростями дискретизации, когда вы запускаете рабочий процесс генерации ядра IP. Когда вы сопоставляете порты интерфейса с интерфейсами AXI4 Master, чтобы использовать несколько частот дискретизации, убедитесь, что порты DUT, которые сопоставлены с этими AXI4 интерфейсами, работают с самой быстрой скоростью проекта после генерации HDL-кода.

Для получения дополнительной информации смотрите Multirate IP Core Generation.

Исходные проекты для интегрирования ядер IP

Можно интегрировать сгенерированное ядро IP HDL с интерфейсами AXI4 Master в следующие исходные проекты HDL Coder:

Для использования этих исходных проектов необходимо установить HDL Verifier™. Этот рисунок показывает высокоуровневую диаграмму блока архитектуры исходного проекта.

В этой архитектуре HDL DUT IP блок соответствует IP-ядру, которое генерируется из IP Core Generation рабочий процесс. Другие блоки архитектуры представляют предопределённый исходный проект, которая состоит из MATLAB^® на основе JTAG AXI Master IP который предоставляется HDL Verifier. После запуска проекта FPGA на плате, используя JTAG AXI Master IPможно использовать входные данные в MATLAB для инициализации встроенной DDR3 внешней памяти. The HDL DUT IP ядро считывает входные данные из внешней памяти через интерфейс AXI4 Master. Затем IP-ядро выполняет расчет алгоритма и записывает результат в DDR3 память через интерфейс AXI4 Master. The JTAG AXI Master IP можно считать результат из DDR3 памяти и затем проверить результат в MATLAB.

Использование addAXI4MasterInterface метод hdlcoder.ReferenceDesign можно интегрировать IP-ядро с AXI4 Master Interface в собственные пользовательские исходные проекты.

Ограничения