Исходный проект, заданная как вектор символов. В HDL Workflow Advisor это имя отображается в выпадающем списке Reference design.

Пример: 'Default system (Vivado 2015.4)'

Плата, связанная с этим исходным проектом, задается как вектор символов.

Пример: 'Enclustra Mars ZX3 with PM3 base board'

Одна или несколько версий инструментов, работающих с этим исходным проектом, заданные как массив ячеек векторов символов.

Пример: {'2015.4'}

Пример: {'13.7','14.0'}

Один или несколько файлов ограничений проекта, заданных как массив ячеек из векторов символов. Это свойство опционально.

Пример: {'MarsZX3_PM3.xdc'}

Пример: {'MyDesign.qsf'}

Один или несколько относительных путей к файлам или папкам, которые требуются в исходном проекте, заданные как массив ячеек из векторов символов. Это свойство опционально.

Примеры необходимых файлов или папок:

Пример: {'my_ip_core'}

Пример: {fullfile('data', 'ps7_system_prj.xml')}

Пример: {'ip'}

Пример: {'ipcore'}

Пример: {'pcores'}

Укажите имя файла дерева устройств. Для примера, в котором показано, как использовать различные имена файлов дерева устройств при сопоставлении портов DUT с различными каналами AXI4-Stream, смотрите Динамическое Создание Только Главного или Только Ведомого или Оба Основных и Ведомых Опорных Проекта.

Пример: 'devicetree_axistream_iio.dtb'

Укажите, нужно ли отображать Insert JTAG MATLAB as AXI Master (HDL Verifier Required) параметра в Set Target Reference Design задаче HDL Workflow Advisor. По умолчанию это значение свойства устанавливается на true, и параметр отображается в Set Target Reference Design задаче. После включения этого свойства, чтобы указать, требуется ли генератору кода вставить JTAG MATLAB в качестве AXI Master IP, используйте JTAGMATLABasAXIMasterDefaultValue свойство. Если вы не хотите, чтобы параметр отображался, задайте значение свойства false.

Это свойство опционально.

Пример: 'false'

Укажите, должен ли генератор кода вставлять JTAG MATLAB в качестве AXI Master IP. Заданные значения являются вариантами для выпадающего списка Insert JTAG MATLAB as AXI Master (HDL Verifier Required) в Set Target Reference Design задаче HDL Workflow Advisor. Чтобы автоматически задать вставку JTAG в качестве AXI Master, прежде чем устанавливать это свойство на on, установите AddJTAGMATLABasAXIMasterParameter свойство к true.

Это свойство опционально.

Пример: 'on'

Укажите zip- кэша IP- файла, которые будут включены в ваш проект. Когда вы запускаете IP Core Generation рабочий процесс в HDL Workflow Advisor, генератор кода извлекает этот файл в Create Project задаче. Задача Build FPGA Bitstream повторно использует кэш, что ускоряет синтез исходного проекта.

Это свойство опционально.

Пример: 'ipcache.zip'

Укажите, нужно ли генератору кода сообщать о отказах во времени в Build FPGA Bitstream задаче как о предупреждениях или ошибках. Когда вы запускаете IP Core Generation рабочий процесс в HDL Workflow Advisor, по умолчанию генератор кода сообщает обо всех отказах синхронизации как об ошибке. Если вы реализовали пользовательскую логику для разрешения отказов синхронизации, можно задать эти отказы как предупреждение вместо ошибки. Дополнительные сведения см. в разделах «Устранение отказов синхронизации в генерации ядра IP» и «Рабочие процессы ввода-вывода FPGA Simulink Real-Time».

Это свойство опционально.

Пример: 'hdlcoder.ReportTiming.Warning'