Можно проверить сгенерированный код с помощью HDL- испытательного стенда, косимуляции (требует HDL- Verifier™) или FPGA-в- цикл (требует HDL Verifier ).
Цикл симуляции (FIL) позволяет запускать Simulink® или MATLAB® симуляция с платой FPGA, строго синхронизированной с этим программным обеспечением. Когда вы используете FIL в Workflow Advisor, HDL- Coder™ использует загруженный проект для создания HDL-кода. См. раздел FPGA-in-the-Loop (HDL Verifier).
Требования к испытательному стенду MATLAB и лучшие практики для генерации HDL-кода
Что такое испытательный стенд MATLAB, требования и лучшие практики для генерации HDL-кода.
Задайте Испытательный Стенд Clock Enable Toggle Rate
Задайте тактовую частоту испытательного стенда.
Проверьте код с HDL- Испытательного стенда
Симулируйте сгенерированный тестируемый проект HDL (DUT) с тестовыми векторами с испытательного стенда с помощью заданного инструмента симуляции.
HDL Coder записывает стимул DUT и справочные данные из симуляции MATLAB или Simulink в файлы данных (.dat).
Описывает рабочий процесс MATLAB в HDL
Настройка для косимуляции HDL (HDL Verifier)
Чтобы косимулировать HDL-код с помощью проекта MATLAB или Simulink, необходимо сначала:
Автоматическая верификация сгенерированного HDL-кода из MATLAB (HDL Verifier)
Проверьте сгенерированный HDL-код с помощью сгенерированного скрипта косимуляции.
Рабочие процессы симуляции цикл (HDL Verifier)
Выберите между генерацией блока или системного object™ и решите, использовать ли мастер FIL или HDL Workflow Advisor.
