Exponenta Banner

Цикл

Тестовые проекты на реальном оборудовании

Создание ссылки цикл между симулятором и платой позволяет вам:

  • Проверьте реализации HDL непосредственно против алгоритмов в Simulink® или MATLAB®.

  • Примените данные и сценарии тестирования из Simulink или MATLAB к проекту на FPGA.

  • Интеграция существующего HDL-кода с разрабатываемыми моделями в Simulink или MATLAB.

Прежде чем вы сможете использовать симуляцию цикл (FIL), необходимо загрузить пакет поддержки для вашей платы. См. раздел Загрузка пакета поддержки платы FPGA. Кроме того, можно вручную создать пользовательские файлы определения плат для использования с симуляцией FIL. См. раздел Индивидуальную настройку платы FPGA.

После загрузки пакета поддержки платы выберите рабочий процесс симуляции. Смотрите Рабочие процессы симуляции цикл. Чтобы узнать, как работает симуляция FIL, смотрите Симуляцию цикл.

Приложения

FPGA-in-the-Loop WizardСгенерируйте блок цикла (FIL) или системный объект из существующего HDL- файлов

Объекты

hdlverifier.FILSimulation FIL- симуляции с MATLAB

Функции

programFPGA Загрузите программный файл в FPGA

Блоки

FIL SimulationСимулируйте HDL-код на оборудовании FPGA из Simulink

Темы

Обзор

Рабочие процессы симуляции цикл

Выберите между генерацией блока или системного object™ и решите, использовать ли мастер FIL или HDL Workflow Advisor.

Цикл Симуляции

Симуляция цикл (FIL) предоставляет возможность использовать программное обеспечение Simulink или MATLAB для проверки проектов в реальном оборудовании для любого существующего HDL-кода.

Требования и подготовка FIL

Подготовка DUT к генерации интерфейсов FIL

Инструкции DUT для симуляции FIL блоков и системных объектов.

Загрузка пакета поддержки платы FPGA

Пакеты поддержки платы FPGA содержат файлы определения для всех поддерживаемых плат для симуляции цикл (FIL), сбора данных или ведущего MATLAB AXI.

Настройка программного обеспечения Проекта FPGA Инструментов

Установите путь MATLAB на Xilinx®, Микросеми®, и Intel® программное обеспечение.

Управляемый аппаратный Setup

Описывает шаги в процессе настройки пакета автоматической поддержки для конфигурирования оборудования для использования с FPGA-в цикле.

Ручной аппаратный Setup

Описывает шаги, необходимые для подготовки оборудования и аппаратных инструментов для FIL.

Сгенерируйте интерфейс FIL из унаследованного кода

Генерация блоков с помощью мастера FIL

Сгенерируйте блок цикл из существующих исходных файлов HDL, затем включите реализацию FPGA в симуляцию Simulink.

Генерация системных объектов с помощью мастера FIL

Сгенерируйте объект FPGA-in-the-Loop System из существующих исходных файлов HDL, затем включите реализацию FPGA в симуляцию MATLAB.

Проверьте Реализацию HDL ПИД-контроллера с помощью FPGA-в Цикле

В этом примере показано, как настроить приложение FPGA-in-the-Loop (FIL) с помощью HDL- Verifier™.

Проверьте цифровой преобразователь с использованием FPGA-в цикле

В этом примере показано, как проверить проект цифрового преобразователя, сгенерированный с помощью Coder™ Filter Design HDL с помощью симуляции цикл.

Сгенерируйте системный объект FIL из кода MATLAB (требуется лицензия HDL Coder)

FIL- Симуляции с HDL Workflow Advisor для MATLAB

Сгенерируйте объект системы FPGA в цикле и протестируйте стенд с помощью HDL Workflow Advisor.

Сгенерируйте блок FIL из модели Simulink (требуется лицензия HDL Coder)

Сгенерируйте испытательный стенд и включите покрытие кода с помощью HDL Workflow Advisor (HDL Coder)

Сгенерируйте испытательный стенд и покрытие кода для сгенерированного HDL-кода с помощью HDL Workflow Advisor.

FIL- Симуляции с HDL Workflow Advisor для Simulink

Сгенерируйте модель цикл с помощью HDL Workflow Advisor.

Поиск и устранение проблем

Поиск и устранение проблем с FIL

Исправления распространенных сообщений об ошибке и неполадок.

Рекомендуемые примеры

FPGA-in-the-Loop Simulation Using MATLAB System Object

Симуляция цикл с использованием системного объекта MATLAB

Использует объект MATLAB ® System и FPGA, чтобы проверить проект уровня передачи регистров (RTL) быстрого преобразования Фурье (FFT) размера 8, написанного в Verilog. БПФ обычно используется в цифровой обработке сигналов для создания частотного распределения сигнала.

Открытый пример
Verify Viterbi Decoder Using MATLAB System Object and FPGA-in-the-Loop

Проверьте декодер Viterbi, используя системный объект MATLAB и цикл

Используйте объекты MATLAB ® System и цикл, чтобы симулировать декодер Viterbi, реализованный в VHDL на FPGA.

Открытый пример
Video Processing Acceleration Using FPGA-in-the-Loop

Ускорение обработки видео с использованием цикл

Использует симуляцию цикл (FIL), чтобы ускорить симуляцию обработки видео с Simulink ® путем добавления FPGA. Показанный процесс анализирует простую систему, которая точит вход видео RGB со скоростью 24 системой координат в секунду.

Откройте модель
Accelerating Communications System Simulation Using FPGA-in-the-Loop

Ускорение симуляции коммуникационной системы с использованием FPGA-в цикле

Использует симуляцию цикл (FIL), чтобы ускорить часть коммуникационной системы. Приложение использует алгоритм Viterbi, чтобы декодировать сверточный закодированный случайный поток, который модулируется BPSK, передается через канал AWGN и затем демодулируется. Использование подхода sample-by-sample приводит к скромной скорости по сравнению с обычной симуляцией Simulink ®, в то время как использование опции «Process as Frames» приводит к дальнейшему ускорению.

Откройте модель
Algorithm Verification with a FIL Source Block

Верификация алгоритма с исходным блоком FIL

Проверьте проект HDL быстро и эффективно с помощью FPGA-in-the-Loop (FIL). Испытательный стенд синтезируется вместе с тестируемым проектом (DUT), результат загружается на плату FPGA, и тест запускается с FIL. Использование FIL для этого процесса позволяет быстро генерировать и обрабатывать тестовый стимул, результаты возвращаются в Simulink для анализа. Этот пример показывает, как эти задачи выполняются в случае использования обработки изображений.

Откройте модель

HDL Verifier документация

Поддержка