Сгенерируйте блок цикла (FIL) или системный объект из существующего HDL- файлов
Цикл (FIL) позволяет вам запустить Simulink® или MATLAB® симуляция, которая синхронизируется с HDL- проекта, работающим на Xilinx®, Микросеми®, или Altera® Плата FPGA.
Эта ссылка между симулятором и платой позволяет вам:
Проверьте реализации HDL непосредственно против алгоритмов в Simulink или MATLAB.
Примените данные и сценарии тестирования из Simulink или MATLAB к проекту на FPGA.
Интеграция существующего HDL-кода с разрабатываемыми моделями в Simulink или MATLAB.
Simulink Toolstrip: На вкладке Apps, в разделе Verification, Validation and Test, щелкните значок FIL Wizard.
Командная строка MATLAB: Ввод filWizard. Вы предоставляете HDL-код и всю связанную информацию для создания блока FIL для симуляции с устройством FPGA.