Симуляция цикл (FIL) предоставляет возможность использования Simulink® или MATLAB® программное обеспечение для проверки проектов на реальном оборудовании для любого существующего HDL-кода. HDL-код можно записать вручную или сгенерировать программное обеспечение из подсистемы модели.
Для выполнения симуляции FIL необходимо иметь HDL-код. Существуют два рабочих процессов FIL:
Существует HDL-код (мастер FIL).
Примечание
Мастер FIL использует любой синтезируемый HDL-код, включая код, автоматически сгенерированный из моделей Simulink программным обеспечением HDL Coder™
У вас есть код MATLAB или модель Simulink и лицензия HDL Coder (HDL Workflow Advisor).
Примечание
Когда вы используете FIL в Workflow Advisor, HDL Coder использует загруженный проект, чтобы создать HDL-код.
Независимо от того, какой рабочий процесс вы выберете, FIL выполняет следующие процессы при создании блока или системного object™:
Генерирует блок FIL или объект FIL System, который представляет HDL-код
Обеспечивает синтез, логическое отображение, месторасположение (PAR), генерацию файлов программирования и канал связи.
Загрузка проекта на ПЛИС
Все эти возможности разработаны для конкретной платы и адаптированы к вашему коду RTL.
Как часть симуляции FIL, блок или системный объект и ваша модель или приложение:
Передает данные от Simulink или MATLAB в FPGA
Получает данные от ПЛИС
Осуществляет проект в реальном окружении
FIL Communications. Следующий рисунок демонстрирует связь HDL- Verifier™ между Simulink и платой FPGA с помощью симуляции FIL.
Примечание
HDL Verifier предполагает, что к хосту-компьютеру подключен только один кабель загрузки, и что программное обеспечение программирования FPGA может автоматически обнаружить это подключение. Если нет, используйте программное обеспечение программирования FPGA, чтобы запрограммировать FPGA с правильными опциями.
Представление уровня системы. Все операции ввода/вывода DUT направляются в Simulink через логику связи FIL.
FIL обеспечивает канал связи для передачи и приема данных между Simulink и FPGA. Этот канал может быть JTAG, Ethernet или PCI Express® подключение. Связь между Simulink и FPGA строго синхронизируется, чтобы обеспечить надежное окружение верификации.
Для создания файла программирования FIL программное обеспечение выполняет следующие задачи:
Генерирует HDL-код для заданного DUT и создает проект ISE.
Наряду с программным обеспечением проекта FPGA, синтезирует, отображает, места и маршруты и создает программный файл для FPGA.
Загружает программный файл в FPGA на плату разработки через обычное конфигурационное соединение. Как правило, это соединение является последовательной линией по USB- кабеля (см. руководство пользователя системной платы по установке этого соединения).
Для блоков симуляции FIL, нажатие кнопки Load на маске блока FIL инициирует загрузку файла программирования.
Для FIL симуляции Системных объектов, выдачи programFPGA метод инициирует загрузку файла программирования.
Для симуляции FIL должны быть готовы следующие элементы или информация:
Для мастера FIL:
Предоставьте HDL-код (написанный вручную или сгенерированный ПО) для тестируемого проекта.
Выберите HDL- файлов и укажите имя модуля верхнего уровня.
Проверьте настройки порта и убедитесь, что мастер FIL определил входные и выходные сигналы и размеры сигналов, как ожидалось.
Если вы используете Simulink, предоставьте модель Simulink, готовую к приему сгенерированного блока FIL.
Для HDL Workflow Advisor:
Можно сгенерировать код и запустить FIL из любой подходящей модели Simulink. Следуйте рабочему процессу для FPGA-in-the-Loop. Смотрите Simulation FIL с HDL Workflow Advisor для Simulink. Для кода MATLAB смотрите рабочий процесс, описанный в FIL Simulation with HDL Workflow Advisor for MATLAB.
