FIL поддерживает Ethernet, JTAG и PCI Express® соединения. Сбор данных и MATLAB AXI master работают только через соединение JTAG. Некоторые платы FPGA поддерживают несколько методов подключения, а некоторые платы поддерживают только один метод. Выберите инструкции по настройке на основе метода соединения, который вы планируете использовать для симуляции FIL.
По возможности используйте управляемую настройку. Чтобы запустить настройку пакета поддержки или изменить установку:
На MATLAB® Home вкладке в Environment разделе выберите Help > Check for Updates.
Для получения дополнительной информации о управляемой настройке см. Раздел «Управляемый аппаратный Setup».
Убедитесь, что степень платы отключена во время этих шагов настройки.
Убедитесь, что все перемычки на плате разработки FPGA находятся в заводском положении по умолчанию.
Подключите шнур степени переменного тока к разъему степени.
Подключите кабель адаптера степени питания к плате разработки FPGA.
Подключите кабель JTAG к плате разработки FPGA и компьютеру. При использовании Ethernet для симуляция FIL для программирования FPGA по-прежнему требуется кабель JTAG.
Если вы планируете использовать подключение Ethernet для симуляции FIL, соедините кабель crossover Ethernet между платой разработки FPGA и адаптером Ethernet на вашем компьютере.
Включите переключатель степени на плате FPGA.
Убедитесь, что степень платы отключена во время этих шагов настройки.
Выберите максимальное количество каналов PCI Express (PCIe), поддерживаемых платой. Для получения дополнительной информации см. руководство пользователя по системной плате.
| Поддерживаемая плата | Интерфейс PCI Express Setup | Документация |
|---|---|---|
| DSP Development Kit, Стратикс® V Издание | Установите три переключателя (PCIE_PRSNT2nx1, x4, x8) в dip switch SW6 на ON. Этот параметр выбирает 8-линейный PCIe (настройка платы по умолчанию). | https://www.intel.com/content/www/us/en/programmable/products/boards_and_kits/dev-kits/altera/kit-stratix-v-dsp.html |
| Циклон® V GT Комплект для разработки ПЛИС | Установите два переключателя (PCIe_x1, x4) в dip switch SW3 на ON. Этот параметр выбирает PCIe с 4 линиями (настройка платы по умолчанию). | https://www.intel.com/content/www/us/en/programmable/products/boards_and_kits/dev-kits/altera/kit-cyclone-v-gt.html |
| Kintex®- 7 KC705 | Установите J32 перемычки так, чтобы она соединяла контакты 5 и 6. Этот параметр выбирает 8-линейный PCIe (настройка платы по умолчанию). | https://www.xilinx.com/products/boards-and-kits/ek-k7-kc705-g.html |
| Virtex®- 7 VC707 | Установите J49 перемычки так, чтобы она соединяла контакты 5 и 6. Этот параметр выбирает 8-линейный PCIe (не параметр платы по умолчанию). | https://www.xilinx.com/products/boards-and-kits/ek-v7-vc707-g.html |
Выключите хост-компьютер.
Установите плату разработки FPGA в паз PCI Express внутри хоста-компьютера.
Для Xilinx® платы, подключите внешний источник степени к выходному отверстию стенки. Затем подключите кабель адаптера степени питания к плате разработки FPGA.
Intel® платы не используют внешний источник степени.
Подключите кабель JTAG к плате разработки FPGA и компьютеру. Когда вы используете PCI Express для симуляции FIL, для программирования FPGA все еще требуется кабель JTAG.
Включите переключатель степени на плате FPGA.
Запустите хост-компьютер.
HDL Verifier™ принимает, что к хосту-компьютеру подключен только один кабель загрузки и что программное обеспечение программирования FPGA может автоматически обнаружить это подключение. Если нет, используйте программное обеспечение программирования FPGA, чтобы запрограммировать FPGA с правильными опциями.
Следуйте этим инструкциям, чтобы настроить сетевой адаптер Gigabit Ethernet на вашем компьютере для симуляции FIL.
Подключение FIL по PCI Express поддерживается только для 64-разрядных Windows® операционные системы.
Установите драйверы PCI Express для вашей платы с помощью установщика пакета поддержки платы FPGA.
После программирования платы разработки FPGA перезагрузите компьютер. Операционная система автоматически обнаруживает новое подключение PCI Express. См. раздел «Шаг 9: Интеграция и моделирование» > «Загрузка программного файла в FPGA» > «PCI Express Connection» в разделе «Генерация блоков с помощью мастера FIL или генерация системных объектов с помощью мастера FIL».
