Как HDL- Coder™, так и HDL- Verifier™ программное обеспечение включают набор предопределенных плат FPGA, которые можно использовать с рабочими процессами «под ключ» или «цикл» (FIL). Просмотреть списки из этих поддерживаемых плат можно в HDL Workflow Advisor или в мастере FIL. С помощью FPGA Board Manager можно добавить дополнительные платы для использования любого из этих рабочих процессов. Для добавления платы необходима соответствующая информация из документации по спецификациям платы.
Диспетчер плат FPGA является концентратором для доступа к мастерам и диалоговым окнам, которые выполняют шаги, необходимые для создания пользовательского строения платы. Вы также можете получить доступ к опциям для:
Импорт пользовательской платы
Копирование файла определения платы для дальнейшего изменения
Проверка новой платы
Управление пользовательскими платами FPGA осуществляется через следующие пользовательские интерфейсы:
FPGA Board Manager: портал для добавления, импорта, удаления и управления файлами определения платы.
Новый мастер платы FPGA: этот мастер поможет вам создать пользовательский файл определения платы с информацией, полученной из документации по спецификациям платы.
FPGA Board Editor: пользовательский интерфейс для просмотра или редактирования информации о плате.
Для начала проверьте требования к системной плате FPGA, а затем выполните шаги, описанные в разделе «Создание пользовательских Определений платы FPGA».
Выберите одну из следующих ссылок, чтобы просмотреть текущий список поддерживаемых семейства устройств FPGA:
Для использования с FPGA-в цикле (FIL) смотрите Поддерживаемые семейства устройств FPGA для индивидуальной настройки плат.
Для использования с FPGA под ключ смотрите Поддерживаемые семейства устройств FPGA для индивидуальной настройки платы (HDL Coder).
Altera® Куарт® II или Xilinx® Требуется ISE. См. документацию по продукту для HDL Coder или HDL Verifier для конкретных версий программного обеспечения.
Следующая MathWorks® Инструменты должны использовать FIL или FPGA под ключ.
| Рабочий процесс | Необходимые инструменты |
|---|---|
| Цикл |
|
| FPGA под ключ |
|
Чтобы использовать плату разработки FPGA, убедитесь, что у вас есть следующие ресурсы FPGA:
Часы: Требуется внешний синхроимпульс, подключенный к FPGA. Часы могут быть дифференциальными или однокомпонентными. Принятая тактовая частота от 5 МГц до 300 МГц. При использовании с FIL существуют дополнительные требования к тактовой частоте (см. «Требования к подключению Ethernet для цикл»).
Сброс: Внешний сигнал сброса, подключенный к FPGA, опциональен. При подаче этот сигнал функционирует как глобальный сброс в проект FPGA.
Кабель загрузки JTAG: Для программирования FPGA требуется кабель загрузки JTAG, который соединяет хост-компьютер и FPGA плату. FPGA должна быть программируемой с помощью Xilinx iMPACT или Altera Quartus II.
Поддерживаемые устройства Ethernet PHY. На плате FPGA MAC Ethernet реализован в FPGA. Для подключения физического носителя к слою доступа к носителю (MAC) в FPGA требуется чип Ethernet PHY на плате FPGA.
Примечание
При программировании FPGA HDL Verifier принимает, что к хосту-компьютеру подключен только один кабель загрузки. Это также предполагает, что программное обеспечение программирования FPGA автоматически распознает кабель. Если нет, используйте программное обеспечение программирования FPGA, чтобы запрограммировать FPGA с правильными опциями.
Функция FIL проверяется следующими чипами Ethernet PHY и может не работать с другими устройствами Ethernet PHY.
| Чип PHY Ethernet | Тест |
|---|---|
| Marvell® Аляска- 88E1111 | Для интерфейсов GMII, RGMII, SGMII и 100 Base-T MII |
| Национальные полупроводниковые DP83848C | Только для интерфейса MII 100 Base-T |
Интерфейс Ethernet PHY. Чип Ethernet PHY должен быть подключен к FPGA с помощью одного из следующих интерфейсов:
| Интерфейс | Примечание |
|---|---|
| Гигабитный коммуникационный независимый интерфейс (GMII) | С помощью этого интерфейса поддерживается только скорость 1000 Мбит/с. |
| Уменьшенный гигабитный медиа-независимый интерфейс (RGMII) | С помощью этого интерфейса поддерживается только скорость 1000 Мбит/с. |
| Последовательный гигабитный коммуникационный независимый интерфейс (SGMII) | С помощью этого интерфейса поддерживается только скорость 1000 Мбит/с. |
| Интерфейс, независимый от носителя (MII) | С помощью этого интерфейса поддерживается только скорость 100 Мбит/с. |
Примечание
Для GMII сигнал TXCLK (синхросигнал для сигнала 10/100 Мбит/с) не требуется, потому что поддерживается только скорость 1000 Мбит/с.
В дополнение к стандартным сигналам интерфейса GMII/RGMII/SGMII/MII, цикл также требует сигнала сброса чипа PHY Ethernet (ETH_RESET_n). Этот сигнал сброса «активный-низкий» выполняет аппаратную перезагрузку PHY с помощью FPGA. Он активный-низкий.
Особые временные факторы для RGMII. Когда используется интерфейс RGMII, MAC на FPGA принимает, что данные выравниваются с ребрами синхроимпульса ссылки как указано в исходном стандарте RGMII v1.3. В этом случае проекты платы ПК обеспечивают дополнительную задержку трассировки для синхросигналов.
Стандарт RGMII v2.0 позволяет передатчику интегрировать эту задержку так, чтобы задержка платы ПК не требовалась. Marvell Alaska 88E1111 имеет внутренние регистры, чтобы добавить внутренние задержки в часы RX и TX. Внутренние задержки по умолчанию не добавляются, что означает необходимость использования модуля MDIO для настройки 88E1111 Marvell для добавления внутренних задержек. Для получения дополнительной информации о модуле MDIO см. FIL I/O.
Особые требования к тактовой частоте для интерфейса GMII/RGMII/SGMII. Когда используются интерфейсы GMII/RGMII/SGMII, FPGA требует точного синхроимпульса 125 МГц для управления связью 1000 Мбит/с. Этот синхроимпульс выводится из внешнего синхроимпульса, поставляемого пользователем, с помощью модуля синхроимпульса или ФАПЛ.
Не все внешние тактовые частоты могут вывести точную тактовую частоту 125 МГц. Допустимые тактовые частоты варьируются в зависимости от семейства устройств FPGA. Рекомендуемые тактовые частоты 50, 100, 125 и 200 МГц.
| Продавец | Необходимое оборудование | Необходимое программное обеспечение |
|---|---|---|
| Intel® | USB Blaster I или USB Blaster II кабель загрузки |
|
| Xilinx | Digilent® загрузить кабель.
|
|
Кабель FTDI USB-JTAG
| Поддерживается для операционных систем Windows. Примечание Поддержка FTDI USB JTAG доступна только для MATLAB в качестве AXI Master и для FPGA Data Capture. | |
| Микрополу® | Подключение JTAG не поддерживается | |
