Bit Set

Установите заданный бит сохраненного целого числа в единицу

Библиотека:
Simulink/Логические и битовые операции
HDL-кодер/логика и битовые операции

Описание

Блок Bit Set устанавливает заданный бит сохраненного целого числа в единицу. Масштабирование игнорируется.

Можно задать бит, который будет установлен на единицу с параметром Index of bit, где нуль бита является наименее значимым битом.

Порты

Вход

расширить все

`Port_1` - Входной сигнал
скаляр или вектор

Входной сигнал с заданным битом сохраненного целого числа.

Типы данных: single | double | Boolean | fixed point

Выход

расширить все

`Port_1` - Выходной сигнал
скаляр или вектор

Выходной сигнал с заданным битом установлен в 1.

Параметры

расширить все

`Index of bit` - Индекс бита
0 (по умолчанию) | скаляром или вектором

Индекс бита, где бит 0 является наименее значимым битом.

Программное использование

Параметры блоков: iBit

Тип: Вектор символов

Значения: положительное целое число

По умолчанию: '0'

Примеры моделей

Использование блока Bit Set

Если блок Bit Set включен для бита 2, бит 2 устанавливается на 1.

Открыть Live Script

Характеристики блоков

Типы данных	`Булев^[a]` \| `fixed point` \| `integer`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`no`
Обнаружение пересечения нулем	`no`
^[a] Битовые операции не рекомендованы для использования с логическими сигналами.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

Bit Set

Описание

Порты

Вход

`Port_1` - Входной сигнал
скаляр или вектор

Выход

`Port_1` - Выходной сигнал
скаляр или вектор

Параметры

`Index of bit` - Индекс бита
0 (по умолчанию) | скаляром или вектором

Программное использование

Примеры моделей

Использование блока Bit Set

Характеристики блоков

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

Документация

Bit Set

Описание

Порты

Вход

Port_1 - Входной сигнал скаляр или вектор

Выход

Port_1 - Выходной сигнал скаляр или вектор

Параметры

Index of bit - Индекс бита 0 (по умолчанию) | скаляром или вектором

Программное использование

Примеры моделей

Использование блока Bit Set

Характеристики блоков

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

`Port_1` - Входной сигнал
скаляр или вектор

`Port_1` - Выходной сигнал
скаляр или вектор

`Index of bit` - Индекс бита
0 (по умолчанию) | скаляром или вектором

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.