Compare To Zero

Определите, как сигнал сравнивается с нулем

Библиотека:
Simulink/Логические и битовые операции
HDL-кодер/логика и битовые операции

Описание

Блок Compare To Zero сравнивает входной сигнал с нулем. Задайте, как вход сравнивается с нулем с параметром Operator.

Выходные выходы 0 если сравнение ложно, и 1 если это true.

Порты

Вход

расширить все

`Port_1` - Входной сигнал
скаляр

Входной сигнал, заданный как скаляр, сравнивается с нулем. Если тип входных данных не может представлять нуль, происходит переполнение параметра. Чтобы обнаружить это переполнение, перейдите на панель Diagnostics > Data Validity диалогового окна Параметров конфигурации и установите для Parameters > Detect overflow значение warning или error.

В этом случае блок сравнивает входной сигнал с наземным значением типа входных данных. Для примера, если у вас есть входной сигнал типа fixdt(0,8,2^0,10)тип входных данных может представлять беззнаковые 8-битные целые числа от 10 до 265 из-за смещения 10. Значение заземления 10, вместо 0.

Выход

расширить все

`Port_1` - Выходной сигнал
0 | 1

Выходные выходы 0 если сравнение ложно, и 1 если это true.

Блок выхода uint8 или boolean, в зависимости от вашего выбора для параметра Output data type.

Типы данных: uint8 | Boolean

Параметры

расширить все

`Operator` - Логический оператор
< = (по умолчанию) | = = | ~ = | < | > =

| >

Этот параметр может иметь следующие значения:

== - Определите, равен ли вход нулю.
~= - Определите, не равен ли вход нулю.
< - Определите, меньше ли вход нуля.
<= - Определите, меньше или равен ли вход нулю.
> - Определите, больше ли вход нуля.
>= - Определите, больше или равно ли вход нулю.

Программное использование

Параметры блоков: relop

Тип: Вектор символов

Значения: '==' | '~='| '<' |'<='| '>='| '>'

По умолчанию: '<='

`Output data type` - Тип данных выхода
`boolean` (по умолчанию) | `uint8`

Задайте тип данных выхода, boolean или uint8.

Программное использование

Параметры блоков: OutDataTypeStr

Тип: Вектор символов

Значения: 'boolean' | 'uint8'

По умолчанию: 'boolean'

`Enable zero-crossing detection` - Выберите, чтобы включить обнаружение пересечения нулем
on (по умолчанию) | off

Выберите, чтобы включить обнаружение пересечения нулем. Для получения дополнительной информации смотрите Обнаружение пересечения нулем.

Программное использование

Параметры блоков: ZeroCross

Тип: Вектор символов

Значения: 'off' | 'on'

По умолчанию: 'on'

Примеры моделей

Основные операции сигнала переменного размера

Как могут быть сгенерированы сигналы переменного размера. Он также иллюстрирует некоторые операции, которые могут быть применены к ним. Цель этого примера состоит в том, чтобы ввести основные операции, сопоставленные с сигналами переменного размера.

Откройте модель

View Sequential Logic Through State Transition Matrix

Просмотрите последовательную логику через матрицу переходов состояний

Используйте представление State Transition Matrix для таблицы переходов состояний в Stateflow ®. Вместо графического отображения состояний и переходов на диаграмме Stateflow используйте таблицы переходов состояний, чтобы выразить модальную логику в табличном формате. Таблицы переходов состояний поддерживаются только как блоки в модели Simulink ®. Для получения дополнительной информации смотрите Таблицы переходов состояний в Stateflow (Stateflow).

Характеристики блоков

Типы данных	`Boolean` \| `double` \| `fixed point` \| `half` \| `integer` \| `single`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`yes`

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Комплексные данные

Этот блок поддерживает генерацию кода для сложных сигналов.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Bitwise Operator | Compare To Constant | Logical Operator | String Compare

Представлено до R2006a

Документация Simulink

Поддержка

Сообщество Экспонента

Документация

Compare To Zero

Описание

Порты

Вход

Port_1 - Входной сигнал скаляр

Выход

Port_1 - Выходной сигнал 0 | 1

Параметры

Operator - Логический оператор < = (по умолчанию) | = = | ~ = | < | > =

Программное использование

Output data type - Тип данных выхода boolean (по умолчанию) | uint8

Программное использование

Enable zero-crossing detection - Выберите, чтобы включить обнаружение пересечения нулем on (по умолчанию) | off

Программное использование

Примеры моделей

Основные операции сигнала переменного размера

Просмотрите последовательную логику через матрицу переходов состояний

Характеристики блоков

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

См. также

Документация Simulink

Поддержка

`Port_1` - Входной сигнал
скаляр

`Port_1` - Выходной сигнал
0 | 1

`Operator` - Логический оператор
< = (по умолчанию) | = = | ~ = | < | > =

`Output data type` - Тип данных выхода
`boolean` (по умолчанию) | `uint8`

`Enable zero-crossing detection` - Выберите, чтобы включить обнаружение пересечения нулем
on (по умолчанию) | off

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.