Enabled Subsystem

Подсистема, выполнение которой разрешено внешним входом

Библиотека:
Simulink/Порты и подсистемы
HDL-кодер/порты и подсистемы

Описание

Блок Enabled Subsystem является Subsystem блоком, предварительно сконфигурированным как начальная точка для создания подсистемы, которая выполняется, когда сигнал управления имеет положительное значение.

Используйте Enabled Subsystem блоки для моделирования:

Неоднородности
Дополнительные функциональные возможности
Альтернативная функциональность

Порты

Вход

расширить все

`In` - Вход сигнала в блок Subsystem
скаляр | вектор | матрица

Входной вход Subsystem блока, заданный как скаляр, вектор или матрица. Размещение блока Inport в блоке Subsystem добавляет к блоку внешний входной порт. Метка порта совпадает с именем блока Inport.

Используйте Inport блоки для приема сигналов от локального окружения.

`Enable` - Вход сигнала управления в блок Subsystem
скаляр | вектор | матрица

Блок Enable в блоке Subsystem добавляет внешний входной порт в блок и делает блок Enabled Subsystem блоком.

Выход

расширить все

`Out` - Сигнал, выводимый из блока Subsystem
скаляр | вектор | матрица

Сигнал, выводимый из блока Subsystem, возвращается в виде скаляра, вектора или матрицы. Размещение блока Outport в блоке Subsystem добавляет к блоку внешний выходной порт. Метка порта совпадает с именем блока Outport.

Используйте Outport блоки для отправки сигналов в локальное окружение.

Примеры моделей

Активные подсистемы

Что происходит, когда синусоида подается в активную подсистему. После выполнения симуляции область видна на трех графиках.

Откройте модель

Расширенные подсистемы с поддержкой

Что происходит, когда синусоида подается в активную подсистему. Четыре подсистемы в модели содержат интеграторов, дискретных или непрерывных, как описано именем подсистемы. После выполнения симуляции в двух возможностях показаны результаты для дискретных подсистем с поддержкой (верхние возможности) и непрерывных подсистем с поддержкой (нижние возможности).

Откройте модель

Рисунок закона больших чисел

Используйте системные блоки MATLAB, чтобы проиллюстрировать закон больших чисел.

Откройте модель

Counters Using Conditionally Executed Subsystems

Счетчики, использующие условно выполненные подсистемы

Контраст между включенными подсистемами и триггируемыми подсистемами для того же сигнала управления посредством использования контуров счетчика. После выполнения симуляции область видна на трех графиках.

Откройте модель

Слияние сигналов

Объедините сигналы.

Откройте модель

Создание модели блокировки муфты

Используйте Simulink ®, чтобы смоделировать и симулировать вращающуюся систему сцепления. Хотя моделирование системы сцепления трудно из-за топологических изменений в динамике системы во время блокировки, этот пример показывает, как активированные подсистемы Simulink легко справляются с такими проблемами. Мы иллюстрируем, как использовать важные концепции моделирования Simulink при создании симуляции сцепления. Конструкторы могут применять эти концепции ко многим моделям с сильными разрывами и ограничениями, которые могут изменяться динамически.

Откройте модель

Характеристики блоков

Типы данных	`Булев^[a]` \| `шина^[a]` \| `double^[a]` \| `перечисленные^[a]` \| `фиксированную точку^[a]` \| `половину^[a]` \| `целое число^[a]` \| `сингл^[a]` \| `строка^[a]`
Прямое сквозное соединение	`no`
Многомерные сигналы	`ограниченный^[a]`
Сигналы переменного размера	`ограниченный^[a]`
Обнаружение пересечения нулем	`no`
^[a] Фактический тип данных или поддержка возможностей зависит от реализации блоков.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Фактическая поддержка генерации кода зависит от реализации блока.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Лучшие практики

При использовании включенных подсистем в моделях, предназначенных для генерации HDL-кода, рекомендуется учитывать следующее:

Для результатов синтеза, чтобы соответствовать Simulink^® результаты порт Enable должен управляться зарегистрированной логикой (с синхронным синхроимпульсом) на FPGA.
Поместите задержки модуля на выходные сигналы Enabled Subsystem. Это препятствует вставке генератором кода дополнительных регистров обхода в HDL-код.
Активированные подсистемы могут влиять на результаты синтеза следующими способами:
- В некоторых случаях скорость системных часов может снизиться на небольшой процент.
- Сгенерированный код использует больше ресурсов, масштабируя с количеством включенных подсистем образцами и количеством выхода портов на подсистему.

Архитектура HDL

Архитектура Описание

Module (по умолчанию) Сгенерируйте код для подсистемы и блоков в подсистеме.

Архитектура	Описание
`Module` (по умолчанию)	Сгенерируйте код для подсистемы и блоков в подсистеме.
`BlackBox`	Сгенерируйте интерфейс черного ящика. Сгенерированный HDL-код включает только определения входного/выходного порта для подсистемы. Поэтому можно использовать подсистему в модели, чтобы сгенерировать интерфейс к существующему, вручную написанному HDL-коду. Генерация интерфейса черного ящика для подсистем подобна генерации интерфейса блока Model без синхроимпульсов.
`No HDL`	Удалите подсистему из сгенерированного кода. Можно использовать подсистему в симуляции, однако относиться к ней как к «no-op» в HDL-коде.

BlackBox

Сгенерируйте интерфейс черного ящика. Сгенерированный HDL-код включает только определения входного/выходного порта для подсистемы. Поэтому можно использовать подсистему в модели, чтобы сгенерировать интерфейс к существующему, вручную написанному HDL-коду.

Генерация интерфейса черного ящика для подсистем подобна генерации интерфейса блока Model без синхроимпульсов.

No HDL

Удалите подсистему из сгенерированного кода. Можно использовать подсистему в симуляции, однако относиться к ней как к «no-op» в HDL-коде.

Свойства блоков

Общая информация
AdaptivePipelining	Автоматическая вставка конвейера на основе инструмента синтеза, целевой частоты и длин размеров слова умножителей. Значение по умолчанию является `inherit`. См. также AdaptivePipelining (HDL Coder).
BalanceDelays	Обнаруживает введение новых задержек вдоль одного пути и вставляет соответствующие задержки на другие пути. Значение по умолчанию является `inherit`. См. также BalanceDelays (HDL Coder).
ClockRatePipelining	Вставьте регистры конвейера с более высокой тактовой частотой вместо более медленной скорости передачи данных. Значение по умолчанию является `inherit`. См. также ClockRatePipelining (HDL Coder).
ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
DistributedPipelining	Распределение регистров трубопроводов или синхронизация регистров. Значение по умолчанию является `off`. См. также DistributedPipelining (HDL Coder).
DSPStyle	Атрибуты синтеза для отображения множителей. Значение по умолчанию является `none`. См. также DSPStyle (HDL Coder).
FlattenHierarchy	Удалите иерархию подсистем из сгенерированного HDL-кода. Значение по умолчанию является `inherit`. См. также FlattenHierarchy (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
SharingFactor	Количество функционально эквивалентных ресурсов для сопоставления с одним общим ресурсом. Значение по умолчанию 0. См. также раздел «Совместное использование ресурсов» (HDL Coder).
StreamingFactor	Количество параллельных путей данных, или векторов, которые мультиплексированы во времени для преобразования в последовательные, скалярные пути данных. Значение по умолчанию 0, которое реализует полностью параллельные пути данных. См. также раздел Потоковая передача (HDL Coder).

Целевые спецификации

Этот блок не может быть DUT, поэтому настройки свойств блоков на вкладке Target Specification игнорируются.

Ограничения

HDL Coder поддерживает генерацию HDL-кода для подсистем с поддержкой, которые отвечают следующим условиям:

Включенная подсистема не является DUT.
Подсистема не инициируется и не активируется.
Разрешающий сигнал является скаляром.
Выходы включенной подсистемы имеют начальное значение 0.
Все входы и выходы включенной подсистемы (включая сигнал включения) выполняются с одной скоростью.
Параметр Show output port блока Enable установлен в Off.
Параметр States when enabling блока Enable установлен в held (т.е. блок Enable не сбрасывает состояния при включении).
Параметр Output when disabled для выходных портов включенной подсистемы установлен в held (т.е. включенная подсистема не сбрасывает выходные значения при отключении).
Если DUT содержит следующие блоки, RAMArchitecture установлено в WithClockEnable:
- Dual Port RAM
- Simple Dual Port RAM
- Single Port RAM
Включенная подсистема не содержит следующих блоков:
- CIC Decimation
- CIC Interpolation
- FIR Decimation
- FIR Interpolation
- Downsample
- Upsample
- HDL FIFO
- HDL Cosimulation блоки (HDL- Verifier™)
- Переход скорости
- NR Polar Encoder и NR Polar Decoder (Wireless HDL Toolbox™)

Пример

В примере Automatic Gain Controller показано, как можно использовать включенные подсистемы при генерации HDL-кода. Чтобы открыть пример, введите:

hdlcoder_agc

Генерация кода ПЛК
Сгенерируйте структурированный текстовый код с помощью Coder™ Simulink ® PLC

Преобразование с фиксированной точкой
Разрабатывайте и моделируйте системы с фиксированной точкой с помощью Fixed-Point Designer™.

Фактическая поддержка типа данных зависит от реализации блоков.

См. также

Блоки

Enable | Enabled and Triggered Subsystem | Function-Call Subsystem | Subsystem | Triggered Subsystem

Темы

Представлено до R2006a

Документация

Enabled Subsystem

Описание

Порты

Вход

`In` - Вход сигнала в блок Subsystem
скаляр | вектор | матрица