Укажите доказательства или цели тестирования, не влияя на результаты симуляции или сгенерированный код
Simulink Design Verifier
Этот блок является Subsystem блоком, который предварительно сконфигурирован, чтобы служить начальной точке для создания подсистемы, которая задает цели доказательства или тестирования для использования с Simulink® Проектируйте Verifier™ программное обеспечение.
Программа Simulink Coder™ игнорирует Блоки Subsystem верификации во время генерации кода, ведя себя так, как если бы подсистемы не существовали. Блок Verification Subsystem позволяет вам добавить компоненты Simulink Design Verifier в модель, не влияя на ее сгенерированный код.
Примечание
Если блок Verification Subsystem содержит блоки, которые зависят от абсолютного времени, и вы выбираете целевое устройство (Simulink Coder) на основе ERT для генерации кода, установите окружение программного обеспечения в абсолютное время. Откройте диалоговое окно Параметры конфигурации. На панели Code Generation > Interface под Software environment выберите absolute time. Не выбирайте continuous time. Для получения дополнительной информации об этой настройке смотрите Поддержка: абсолютное время (Embedded Coder).
При сборе покрытия модели программное обеспечение Simulink Coverage™ записывает покрытие только для блоков Simulink Design Verifier в блок Verification Subsystem; он не регистрирует покрытие для других блоков в Подсистеме верификации.
Чтобы создать Подсистему Верификации в вашей модели:
Скопируйте блок Verification Subsystem из библиотеки Simulink Design Verifier в модель.
Откройте блок Verification Subsystem, дважды щелкнув по нему мышью.
В окне Верификации Subsystem добавьте блоки, которые задают proof или цели тестирования. Используйте Inport блоки, чтобы представлять вход извне подсистемы.
Блок Verification Subsystem в библиотеке Simulink Design Verifier предварительно сконфигурирован для работы с программным обеспечением Simulink Design Verifier. Блок Подсистемы Верификации должен:
Не содержит блоков Outport.
Включите его параметр Treat as Atomic Unit.
Задайте его параметр Mask type следующим VerificationSubsystem.
При изменении блока Verification Subsystem так, чтобы предыдущие условия не выполнялись, программное обеспечение Simulink Design Verifier отображает предупреждение.
The sldvdemo_debounce_validprop модель примера включает Подсистему Верификации, называемую Verify Output, как показано на изображении ниже.
Подсистема Verify Output задает две цели доказательства, подробно описанные на следующем изображении.
Subsystem блок в документации Simulink
