Сигнальные интерфейсы, добавленные к модели канала для средства записи и чтения, являются протоколами, которые алгоритмы используют для связи с каналом. Протоколы не изменяют ядро модели канала внешней памяти, которая работает с пакетными транзакциями. Они контролируют только то, как данные попадают или выходят из этих каналов.
Для FPGA или ASIC IPs типичные протоколы включают потоковые данные, потоковые видеоданные и адресуемые передачи данных. Для программного обеспечения типичные протоколы, представленные алгоритму, включают простой буфер данных с подробностями о прерываниях, управлении буфером и планировании задач, оставленных на базовой ОС.
Сконфигурируйте блок Memory Channel для поддержки различных протоколов.
AXI4-Stream Software строения обеспечивает протокол потоковой передачи программного обеспечения от оборудования к программному обеспечению. Выберите это строение, когда процессор действует как считыватель из памяти. Этот протокол включает в себя строение триггера, которую получает блок Task Manager. Триггер сигнализирует, что буфер памяти полон и готов к чтению. Для получения дополнительной информации о протоколе AXI4-stream смотрите AXI4-Stream Interface.
Программное обеспечение для AXI4-Stream через строение DMA обеспечивает протокол потоковой передачи программного обеспечения от программного обеспечения к оборудованию. Выберите это строение, когда процессор выполняет функцию средства записи в память. Этот протокол включает строение триггера, которую получает блок Task Manager. Триггер сигнализирует, что буфер памяти пуст и готов к записи. Затем процессор инициирует транзакцию записи. После успешного завершения транзакции записи процессор получает сигнал состояния от блока Stream Write. Процессор реагирует на этот сигнал, когда состояние ложно. Для получения дополнительной информации о протоколе AXI4-stream смотрите AXI4-Stream Interface.
AXI4-Stream строения обеспечивает простой протокол data valid и ready для потоковой передачи данных. Вы можете сгенерировать полностью совместимый AXI4-Stream интерфейс из этого протокола с помощью HDL- Coder™.
Для каналов потока данных адресация памяти выполняется автоматически. Канал отвечает за преобразование потока в буферные адреса в качестве ядра DMA. Отношение потока к управляемым буферам во внешней памяти происходит через сигнал «конец буфера», известный как tlast для AXI4-Stream. Для получения дополнительной информации о протоколе AXI4-stream смотрите AXI4-Stream Interface.
AXI4-Stream Video FIFO строения обеспечивает действительный и готовый протокол данных, подобный AXI4 Stream FIFO. Этот протокол также имеет дополнительную сигнализацию, чтобы отметить начало или конец видео линии и начало или конец видео кадра. Этот протокол совместим с блоками HDMI Rx и HDMI Tx, доступными с пакетом поддержки SoC Blockset™ для Xilinx® Устройства. Вы можете сгенерировать полностью совместимый интерфейс потоковой передачи видео AXI-Stream из этого протокола с помощью HDL Coder. Для получения информации о блоках HDMI см. документацию по пакетам поддержки SoC Blockset.
Для потоковой передачи видео данных каналов адресация памяти происходит автоматически. Канал отвечает за преобразование потока в буферные адреса в качестве ядра DMA. Поток относится к управляемым буферам во внешней памяти через сигналы шины управления пикселями, которые демаркируют линии и системы координат. Для получения дополнительной информации смотрите AXI4-Stream Video Interface.
Строение AXI4-Stream Video Frame Buffer обеспечивает ту же сигнализацию, что и AXI4 Stream Video FIFO, с дополнительными сигналами управления для синхронизации кадр-буфер. Этот протокол совместим с блоками HDMI Rx и HDMI Tx, доступными с пакетом поддержки SoC Blockset для Xilinx-устройств. Вы можете сгенерировать полностью совместимый интерфейс потоковой передачи видео AXI-Stream из этого протокола с помощью HDL Coder. Для получения информации о блоках HDMI см. документацию по пакетам поддержки SoC Blockset.
Для потоковой передачи видео данных каналов адресация памяти происходит автоматически. Канал отвечает за преобразование потока в буферные адреса в качестве ядра DMA. Отношение потока к управляемым буферам во внешней памяти осуществляется через сигналы шины управления пикселями, которые демаркируют линии и системы координат.
AXI4 строения обеспечивает простой, прямой интерфейс для соединения памяти. В отличие от предыдущих двух протоколов потоковой передачи, этот протокол позволяет алгоритму действовать как хозяину памяти путем предоставления адресов и управления пакетной передачей непосредственно. Этот протокол представляет собой упрощенный главный протокол. Вы можете сгенерировать полностью совместимый AXI-4 интерфейс из этого протокола с помощью HDL Coder. Для получения дополнительной информации об упрощенном интерфейсе AXI4 смотрите Упрощенный AXI4 Главный интерфейс.