Grayscale Opening

Морфологическое открытие данных о полутоновом пикселе

Библиотека:
Vision HDL Toolbox/Морфологические операции

Описание

Блок Grayscale Opening выполняет морфологическую эрозию с последующим морфологическим расширением с использованием одной и той же окрестности для обоих вычислений. Блок работает с потоком значений интенсивности пикселей. Можно задать район, или элемент структурирования, до 32 на 32 пикселей. Для элементов структурирования линии, квадрата или прямоугольника шириной более 8 пикселей, блок использует алгоритм Ван Херка, чтобы найти максимальное и минимальное значения пикселя. Для элементов структурирования шириной менее 8 пикселей или содержащих нулевые элементы, блок реализует конвейерное дерево сравнения, чтобы найти максимальное и минимальное значения пикселей.

Порты

Этот блок использует интерфейс потокового пикселя с pixelcontrol шина для сигналов управления системой координат. Этот интерфейс позволяет блоку работать независимо от размера и формата изображения. Все блоки Vision HDL Toolbox™ используют один и тот же потоковый интерфейс. Блок принимает и возвращает скалярное значение пикселя и шину, которая содержит пять сигналов управления. Сигналы управления указывают валидность каждого пикселя и его местоположение в системе координат. Чтобы преобразовать систему координат (пиксельную матрицу) в последовательный поток пикселей и сигналы управления, используйте блок Frame To Pixels. Полное описание интерфейса см. в разделе Потоковый пиксельный интерфейс.

Вход

расширить все

`pixel` - Один пиксель изображения
скаляр

Один пиксель изображения в потоке пикселей, заданный как скаляр, который представляет интенсивность полутонового цвета.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

`ctrl` - Сигналы управления, сопоставленные с потоком пикселей
`pixelcontrol` автобус

The pixelcontrol шина содержит пять сигналов. Сигналы описывают валидность пикселя и его местоположение в системе координат. Для получения дополнительной информации смотрите Pixel Control Bus.

Типы данных: bus

Выход

расширить все

`pixel` - Один выходной пиксель
скаляр

Один выходной пиксель, преобразованный морфологической операцией, возвращается как скалярное значение.

Тип данных этого выходного pixel совпадает с типом данных входного pixel.

`ctrl` - Сигналы управления, сопоставленные с потоком пикселей
`pixelcontrol` автобус

Типы данных: bus

Параметры

расширить все

`Neighborhood` - Соседство пикселей
`ones(5,5)` (по умолчанию) | вектор или матрица `1`s и `0`s

Окрестность пикселя, заданная в виде вектора или матрицы двоичных значений.

Блок поддерживает плоские окрестности до 32 на 32 пикселей. Чтобы использовать элемент структурирования, задайте Neighborhood как getnhood(Набор Image Processing Toolbox) (strel(Набор Image Processing Toolbox) (shape)). Минимальный размер окрестности - матрица 2 на 2 или вектор-столбец 2 на 1. Если окрестность является вектором-строкой, она должна быть шириной не менее 8 столбцов и не содержать нулей.

`Line buffer size` - Размер буфера памяти линии
`2048` (по умолчанию) | положительное целое число

Задайте степень двойки, которая будет включать количество активных пикселей в одной горизонтальной линии.

Если вы задаете значение, которое не является степенью двойки, блок использует следующую наибольшую степень двойки. Блок выделяет (neighborhood lines - 1) -by - Line buffer size места памяти для хранения пикселей.

Совет

Когда вы используете блок с внутренним буфером линии внутри Enabled Subsystem (Simulink), шаблон сигнала включения должен поддерживать синхронизацию потока пикселей, включая минимальные интервалы гашения. Если шаблон enable повреждает синхронизацию потока пикселей, вы можете увидеть частичные выходные системы координат, поврежденные сигналы управления потоком пикселей или несоответствия между Simulink^® и результаты симуляции HDL. Вам может потребоваться увеличить интервалы гашения, чтобы соответствовать циклам, когда активация низкая. Дополнительные сведения см. в разделе Настройка интервалов гашения.

Алгоритмы

расширить все

Алгоритм открытия - морфологическая эрозия с последующим морфологическим расширением. Для соответствующих архитектур ядра смотрите Grayscale Erosion и Grayscale Dilation страницы с описанием.

Память линии заполняет изображение нулями для операции расширения и таковыми для операции эрозии. Для получения дополнительной информации см. раздел «Ребро».

Время ожидания

Общая задержка блока является задержкой буфера линий плюс задержка вычисления ядра. Задержка памяти линии включает заполнение ребра. Морфологическое открытие является сложной операцией, поэтому этот блок содержит буфер второй линии между ядром эрозии и ядром расширения. Чтобы определить точную задержку для любого строения блока, контролируйте количество временных шагов между входными сигналами управления и выходными сигналами управления.

Задержка ядра Ван Херка для окрестности с m -by n пикселей составляет 2 m + _log2 (n). Блок реализует это ядро для элементов структурирования линий, квадратов или прямоугольников шириной более 8 пикселей, при этом никакие пиксели не равны нулю.

Задержка ядра дерева сравнения для окрестности m -by- n пикселей - _log2 (m) ₊ log2 (n).

Примечание

Когда вы используете ребро, используйте горизонтальный интервал гашения, больше, чем в два раза ширина ядра. Этот интервал позволяет блоку закончить обработку одной линии до начала обработки следующей, включая добавление пикселей заполнения до и после активных пикселей в линии. Стандартные форматы потокового видео используют горизонтальный интервал гашения, составляющий около 25% ширины системы координат. Этот интервал намного больше, чем фильтры, примененные к каждой системе координат. Когда вы отключаете заполнение ребра, горизонтальный интервал гашения должен быть не менее 12 циклов и не зависит от размера ядра. Если вы используете пользовательский формат видео, установите горизонтальный интервал гашения при помощи Frame To Pixels параметров блоков. Горизонтальный интервал гашения равен Total pixels per line - Active pixels per line или, эквивалентно, Front porch + Back porch. Дополнительные сведения см. в разделе Настройка интервалов гашения.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Этот блок поддерживает генерацию кода C/C + + для режимов Simulink Accelerator и rapid Accelerator и для генерации компонентов DPI.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL-код для этого блока, если он находится внутри Resettable Synchronous Subsystem (HDL Coder).

См. также

Frame To Pixels | Grayscale Dilation | Grayscale Erosion | visionhdl.GrayscaleOpening | Opening (Computer Vision Toolbox)

Темы

Типы морфологических операций (Image Processing Toolbox)
Элементы структурирования (набор Image Processing Toolbox)

Введенный в R2016a

Документация

Grayscale Opening

Описание

Порты

Вход

`pixel` - Один пиксель изображения
скаляр

`ctrl` - Сигналы управления, сопоставленные с потоком пикселей
`pixelcontrol` автобус

Выход

`pixel` - Один выходной пиксель
скаляр

`ctrl` - Сигналы управления, сопоставленные с потоком пикселей
`pixelcontrol` автобус

Параметры

`Neighborhood` - Соседство пикселей
`ones(5,5)` (по умолчанию) | вектор или матрица `1`s и `0`s

`Line buffer size` - Размер буфера памяти линии
`2048` (по умолчанию) | положительное целое число

Совет

Алгоритмы

Время ожидания

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Темы

Документация Vision HDL Toolbox

Поддержка

Документация

Grayscale Opening

Описание

Порты

Вход

pixel - Один пиксель изображения скаляр

ctrl - Сигналы управления, сопоставленные с потоком пикселей pixelcontrol автобус

Выход

pixel - Один выходной пиксель скаляр

ctrl - Сигналы управления, сопоставленные с потоком пикселей pixelcontrol автобус

Параметры

Neighborhood - Соседство пикселей ones(5,5) (по умолчанию) | вектор или матрица 1s и 0s

Line buffer size - Размер буфера памяти линии 2048 (по умолчанию) | положительное целое число

Совет

Алгоритмы

Время ожидания

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Темы

Документация Vision HDL Toolbox

Поддержка

`pixel` - Один пиксель изображения
скаляр

`ctrl` - Сигналы управления, сопоставленные с потоком пикселей
`pixelcontrol` автобус

`pixel` - Один выходной пиксель
скаляр

`ctrl` - Сигналы управления, сопоставленные с потоком пикселей
`pixelcontrol` автобус

`Neighborhood` - Соседство пикселей
`ones(5,5)` (по умолчанию) | вектор или матрица `1`s и `0`s

`Line buffer size` - Размер буфера памяти линии
`2048` (по умолчанию) | положительное целое число

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.