FFT 1536

Вычисляет быстрое-фурье-преобразование (FFT) для стандартной полосы пропускания LTE на 15 МГц

Библиотека:
Беспроводной HDL Toolbox/модуляция

Описание

Блок FFT 1536 предназначен для поддержки LTE стандартной полосы пропускания 15 МГц. Этот блок используется в LTE OFDM Demodulator операции блока. Блок принимает входные данные вместе с действительным сигналом управления и выводит потоковые данные с samplecontrol шина.

Блок обеспечивает архитектуру, подходящую для генерации HDL-кода и аппаратного развертывания.

Порты

Вход

расширить все

`data` - Входные данные
скаляр вещественных или комплексных чисел

Входные данные, заданные как скаляр вещественных или комплексных чисел.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

Чем больше дробных бит вы предоставляете в вход размера слова, тем лучше точность, которую вы получаете в выходе.

Типы данных: double | single | int8 | int16 | int32 | fixed point
Поддержка комплексного числа: Да

`valid` - Указывает на действительные входные данные
скаляр

Указывает, действительны ли входные данные. Когда входной valid 1 (true), блок захватывает значение на входном data порте. Когда входной valid 0 (false), блок игнорирует входные data выборки.

Типы данных: Boolean

`reset` - Сброс управляющего сигнала
скаляр

Когда это значение 1 (true), блок останавливает текущее вычисление и очищает все внутренние состояния.

Зависимости

Чтобы включить этот порт, выберите параметр Enable reset input port.

Типы данных: Boolean

Выход

расширить все

`data` - Выходные данные частотного канала
скаляр вещественных или комплексных чисел

Выходные данные частотного канала, возвращенные как скаляр действительных или комплексных чисел.

Когда вход fixed point тип данных, тип выходных данных совпадает с типом входных данных. Когда вход имеет целый тип, тип выходных данных fixed point тип.

Типы данных: double | single | int8 | int16 | int32 | fixed point
Поддержка комплексного числа: Да

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток дискретизации, возвращаются как samplecontrol bus. Шина включает в себя start, end, и valid управляющие сигналы, которые указывают контуры системы координат и валидность выборок.

start - Указывает начало выходной системы координат
end - Указывает конец выходной системы координат
valid - Указывает, что данные выходного data порта действительны

Для получения дополнительной информации см. Выборку шины управления.

Типы данных: bus

Параметры

расширить все

Главный

`Complex multiplication` - Реализация HDL
`Use 3 multipliers and 5 adders` (по умолчанию) | `Use 4 multipliers and 2 adders`

Задает тип комплексного множителя для реализации HDL. Каждое умножение реализуется либо с помощью Use 3 multipliers and 5 adders или с Use 4 multipliers and 2 adders. Скорость реализации зависит от инструмента синтеза и целевого устройства, которое вы используете.

`Rounding method` - Режим округления для внутренних вычислений фиксированной точки
`Floor` (по умолчанию) | `Ceiling` | `Convergent` | `Nearest` | `Round` | `Zero`

Задает тип метода округления для внутренних вычислений с фиксированной точкой. Для получения дополнительной информации о методах округления см. Раздел «Режимы округления» (DSP System Toolbox). Когда вход является любым целым числом или типом данных с фиксированной точкой, этот блок использует арифметику с фиксированной точкой для внутренних вычислений. Этот параметр не применяется, когда входные данные single или double.

`Normalize butterfly output` - Выход
`off` (по умолчанию) | `on`

Когда вы выбираете этот параметр, блок делит выход на 1536. Эта опция полезна, когда вы хотите, чтобы выход блока оставался в той же амплитуде, область значений и его вход. Вы требуете эту опцию, когда вход fixed point тип.

Когда вы выбираете этот параметр, длина выходного слова увеличивается на 2 бита, и когда вы очищаете этот параметр, длина выходного слова увеличивается на 11 бит.

Порты управления

`Enable reset input port` - Дополнительный сигнал сброса
`off` (по умолчанию) | `on`

Выберите этот параметр, чтобы включить reset порт.

Примеры моделей

Application of FFT 1536 block in LTE OFDM Demodulation

Применение блока FFT 1536 в демодуляции LTE OFDM

Используйте блок FFT 1536 в демодуляции LTE OFDM.

Алгоритмы

расширить все

Для разработки блока FFT 1536 реализован алгоритм децимации radix-3 в времени (DIT). Последовательность входа x (n) для всех n = {0,1,2.... 1535} разделена на три последовательности DIT, x (3n), x (3n + 1), x (3n + 2) для всех n = {0,1,2.... 511}.

Это уравнение задает расчет БПФ 1536 заданной последовательности x (n).

$x (k) = \sum_{n = 0}^{1535} x (n) W_{1536}^{n k}; k = 0, 1, 2, ..., 1535$

Уравнение может быть реализовано путем деления его на три части, где P (k), Q (k), R (k) являются N/3 (БПФ 512) точечным БПФ x (3n), x (3n + 1) и x (3n + 2), соответственно. Здесь N = 1536, и k = 0,1,2,....., 511.

$x (k) = P (k) + W_{N}^{k} Q (k) + W_{N}^{2 k} R (k)$

$x (k + N / 3) = P (k) + W_{3}^{1} W_{N}^{k} Q (k) + W_{3}^{2} W_{N}^{2 k} R (k)$

$x (k + 2 N / 3) = P (k) + W_{3}^{2} W_{N}^{k} Q (k) + W_{3}^{1} W_{N}^{2 k} R (k)$

Эта схема показывает внутреннюю архитектуру блока и то, как входная последовательность течет через компоненты блока.

Последовательность входа x (n) демультиплексируется в три последовательности DIT, x (3n), x (3n + 1), x (3n + 2), каждая из 512 длины. Три памяти первого ввода (FIFO) сохраняют эти последовательности. Эти последовательности DIT сериализуются и транслируются через блок FFT 512.

Время ожидания

Это изображение показывает выход сигнала блока при работе с параметрами конфигурации по умолчанию. Блок обеспечивает выходные данные после задержки 3180 тактов. Длина выходных данных между start (Ctrl.(1)) и end (Ctrl.(2)) выходные сигналы управления составляют 1536 тактов.

Эффективность

Эффективность синтезированного HDL-кода варьируется с вашей целью и опциями синтеза. В этой таблице показаны результаты синтеза ресурсов и данных о эффективности блока с параметрами конфигурации по умолчанию, наряду с включенной функцией нормализации и входными данными в fixdt(1,17,15) формат. Сгенерированный HDL нацелен на Xilinx^® Zynq^® XC7Z045-FFG900-2 плату FPGA. Проект достигает тактовой частоты 355 МГц.

Ресурс	Используемое число
LUTs	7330
Регистры	9325
Блокируйте ОЗУ	18
DSPs	36

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Этот блок поддерживает генерацию кода C/C + + для Simulink^® режимы Accelerator и Rapid Accelerator и для генерации компонентов DPI.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL для этого блока внутри Resettable Synchronous Subsystem (HDL Coder).

Документация

FFT 1536

Описание

Порты

Вход

`data` - Входные данные
скаляр вещественных или комплексных чисел

`valid` - Указывает на действительные входные данные
скаляр