NR CRC Encoder

Сгенерируйте биты кода CRC и добавьте их к входным данным

Библиотека:
Беспроводной HDL Toolbox/Обнаружение и коррекция ошибок

Описание

Блок NR CRC Encoder вычисляет и генерирует короткую двоичную последовательность фиксированной длины, известную как контрольная сумма циклического контроля избыточности (CRC), добавляет ее к каждой системе координат потоковых выборок данных и выводит данные с кодированием CRC. Блок принимает и возвращает поток выборки данных с сопутствующими сигналами управления. Сигналы управления указывают на валидность выборок и контуров системы координат.

Блок поддерживает скаляр и векторные входы и выводит данные как скаляр или вектор на основе входных данных. Чтобы достичь более высокой пропускной способности, блок принимает двоичный вектор или беззнаковый целочисленный скалярный вход и реализует параллельную архитектуру. Ширина входных данных должна быть меньше или равной длине полинома CRC, а длина полинома CRC должна быть делена на ширину входных данных. Блок поддерживает все полиномы CRC, заданные в соответствии со стандартом 5G new radio (NR) 3GPP TS 38.212 [1]. Когда вы выбираете полином CRC24C, блок поддерживает динамическую маску CRC.

Блок обеспечивает интерфейс и аппаратно оптимизированную архитектуру, подходящую для генерации HDL-кода и оборудования развертывания.

Порты

Вход

расширить все

`data` - Входные данные
бинарный скаляр | двоичный вектор | беззнаковый целочисленный скаляр

Входные данные, заданные как двоичный скаляр, двоичный вектор или беззнаковый целочисленный скаляр.

Можно задать входные данные с помощью одной из следующих опций:

Скаляр - Задает целое число, представляющее несколько биты. В этом случае блок поддерживает беззнаковое целое число (uint8, uint16, или ufixN) и Boolean типы данных.
Вектор - Задайте вектор двоичных значений размера N. В этом случае блок поддерживает Boolean и ufix1 данные.

N - ширина входных данных, и она должна быть меньше или равной длине полинома CRC и коэффициенту заданной полинома CRC.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

Пример: Для типа CRC CRC24Aдопустимые ширины данных 24, 12, 8, 6, 4, 3, 2 и 1. Целочисленный вход интерпретируется как двоичное слово. Для примера, когда вы задаете uint8 вход 19, это эквивалентно вектору входу [0 0 0 1 0 0 1 1].

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Сигналы управления, сопровождающие поток дискретизации, заданные как samplecontrol bus. Шина включает в себя start, end, и valid управляющие сигналы, которые указывают контуры системы координат и валидность выборок.

start - Указывает начало входного кадра
end - Указывает конец входного кадра
valid - Указывает, что данные входного data порта действительны

Для получения дополнительной информации см. Выборку шины управления.

Типы данных: bus

`CRCMask` - маска контрольной суммы CRC
неотрицательное целое число

Маска контрольной суммы CRC, заданная как неотрицательное целое число, представляющее двоичное слово от 0 до 2^CRCLength - 1, где CRCLength - длина полинома CRC.

Эта маска обычно является временным идентификатором радиосети (RNTI). RNTI используется для XOR контрольной суммы CRC.

Зависимости

Чтобы включить этот порт, установите параметр CRC type равным CRC24C и выберите параметр Enable CRC mask input port.

Типы данных: ufix24

Выход

расширить все

`data` - данные с кодировкой CRC
скалярный вектор |

Кодированные CRC данные с добавленной контрольной суммой CRC, возвращенные в виде скаляра или вектора. Тип и размер выходных данных совпадают с типами входных данных.

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Управляющие сигналы, сопровождающие поток дискретизации, возвращаются как samplecontrol bus. Шина включает в себя start, end, и valid управляющие сигналы, которые указывают контуры системы координат и валидность выборок.

start - Указывает начало выходной системы координат
end - Указывает конец выходной системы координат
valid - Указывает, что данные выходного data порта действительны

Для получения дополнительной информации см. Выборку шины управления.

Типы данных: bus

Параметры

расширить все

`CRC type` - Тип CRC
`CRC16` (по умолчанию) | `CRC6` | `CRC11` | `CRC24A` | `CRC24B` | `CRC24C`

Выберите тип CRC. Каждый тип CRC указывает полином, как показано в этой таблице.

Тип CRC	Полином
`CRC6`	[1 1 0 0 0 0 1]
`CRC11`	[1 1 1 0 0 0 1 0 0 0 0 1]
`CRC16`	[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1]
`CRC24A`	[1 1 0 0 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 1 1 0 1 1]
`CRC24B`	[1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1]
`CRC24C`	[1 1 0 1 1 0 0 1 0 1 0 1 1 0 0 0 1 0 0 0 1 0 1 1 1]

Эти полиномы CRC заданы согласно 5G стандарту NR 3GPP TS 38.212 [1].

`Enable CRC mask input port` - Включите входной порт маски контрольной суммы CRC
`off` (по умолчанию) | `on`

Выберите этот параметр, чтобы включить CRCMask входной порт.

Зависимости

Чтобы включить этот параметр, установите параметр CRC type равным CRC24C.

Примеры моделей

Кодирование и декодирование потоковых данных CRC NR

Используйте блоки NR CRC Энкодера и NR CRC Decoder Simulink ® и сравните аппаратно оптимизированные результаты с результатами от функций 5G Toolbox™ nrCRCEncode (5G Toolbox) и nrCRCDecode (5G Toolbox), соответственно. Эти блоки поддерживают скалярные и векторные входы. Блоки NR CRC Encoder и NR CRC Decoder поддерживают генерацию кода оборудования.

Алгоритмы

расширить все

Когда вы используете двоичный вектор или беззнаковый целочисленный скалярный вход, блок реализует параллельный алгоритм CRC [2].

Чтобы обеспечить высокую пропускную способность для современных коммуникационных систем, блок реализует алгоритм CRC с параллельной архитектурой. Эта архитектура рекурсивно вычисляет M бит контрольной суммы CRC для каждого W входных бит. В конце системы координат конечный результат контрольной суммы добавляется к сообщению. Для полиномиальной длины M рекурсивное вычисление контрольной суммы для W бит параллельно является

$X^{'} = F_{W} (\times) X (+) D .$

_FW является M -by - M матрицей, которая выбирает элементы текущего состояния для полиномиального вычисления с новыми входными битами. D является вектором M-element, который обеспечивает новые входные биты, упорядоченные относительно полинома генератора и заполненные нулями. Блок реализует (×) с логическими И и (+) с логическими XOR.

Время ожидания

Задержка блока изменяется с полиномиальной длиной CRC, типом входа (скаляром или вектором) и шириной данных входа. Задержка блока вычисляется от начала входного кадра до начала выхода системы координат с помощью формулы (CRCLength/ N) + 3 тактовых импульсов, где N - ширина входных данных.

Система координат зазор между две систем координат (то есть от ctrl.end первой системы координат до ctrl.start следующей системы координат) должен быть больше длины полинома CRC плюс задержка первой системы координат. В случае непрерывных входов блок отбрасывает первую систему координат и начинает обработку следующей системы координат.

Скалярный вход

Этот рисунок показывает выход выборки и задержку блока NR CRC Encoder, когда вы задаете скалярный вход типа данных ufix8 с шириной данных 8 и установите параметр CRC type равным CRC16. Задержка блока составляет 5 тактов, как показано на этом рисунке.

Logic Analyzer waveform of the NR CRC Encoder block for scalar input

Векторный вход

Этот рисунок показывает выборочный выход и задержку блока NR CRC Encoder, когда вы задаете вектор вход типа данных ufix1 с шириной данных 3 установите параметр CRC type равным CRC24C, и выберите параметр Enable CRC mask input port. Задержка блока составляет 11 тактов, как показано на этом рисунке.

Logic Analyzer waveform of the NR CRC Encoder block for vector input

Эффективность

Эффективность синтезированного HDL-кода варьируется с вашей целью и опциями синтеза. Это также варьируется на основе длины полинома CRC и ширины входных данных.

Эта таблица показывает результаты синтеза ресурсов и данных о эффективности блока, когда параметр CRC type установлен в CRC24A для скалярного входа типа данных ufix1, скалярный вход типа данных ufix24, и 24 на 1 векторе вход типа данных ufix1. Сгенерированный HDL нацелен на Xilinx^® Zynq^®- 7000 ZC706 оценочного совета.

Входные данные		Срез LUTs	Регистры срезов	Максимальная частота в МГц
Скаляр	`ufix1`	147	168	614.6
Скаляр	`ufix24`	207	192	581.0
Вектор		182	160	571.1

Ссылки

[1] 3GPP TS 38.212. "NR; Мультиплексирование и канальное кодирование ". 3-ья Генерация проект Партнерства; Группа технических спецификаций Радиосеть доступ.

[2] Кампобелло, Г., Г. Патане и М. Руссо. «Параллельная реализация CRC». Транзакции IEEE на компьютерах 52, № 10 (октябрь 2003 года): 1312-19. https://doi.org/10.1109/TC.2003.1234528.

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Этот блок поддерживает генерацию кода C/C + + для Simulink^® режимы Accelerator и Rapid Accelerator и для генерации компонентов DPI.

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

HDL Coder™ предоставляет дополнительные опции строения, которые влияют на реализацию HDL и синтезированную логику.

Архитектура HDL

Этот блок имеет одну архитектуру HDL по умолчанию.

Свойства блоков

ConstrainedOutputPipeline	Количество регистров для размещения на выходах путем перемещения существующих задержек в рамках вашего проекта. Распределённая конвейеризация не перераспределяет эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных этапов конвейера для вставки в сгенерированный код. Распределённая конвейеризация и ограниченная выходная конвейеризация могут перемещать эти регистры. Значение по умолчанию является `0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

NR CRC Encoder

Описание

Порты

Вход

`data` - Входные данные
бинарный скаляр | двоичный вектор | беззнаковый целочисленный скаляр

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

`CRCMask` - маска контрольной суммы CRC
неотрицательное целое число

Зависимости

Выход

`data` - данные с кодировкой CRC
скалярный вектор |

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

Параметры

`CRC type` - Тип CRC
`CRC16` (по умолчанию) | `CRC6` | `CRC11` | `CRC24A` | `CRC24B` | `CRC24C`

`Enable CRC mask input port` - Включите входной порт маски контрольной суммы CRC
`off` (по умолчанию) | `on`

Зависимости

Примеры моделей

Кодирование и декодирование потоковых данных CRC NR

Алгоритмы

Время ожидания

Эффективность

Ссылки

Расширенные возможности

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Блоки

Функции

Документация по Wireless HDL Toolbox

Поддержка

Документация

NR CRC Encoder

Описание

Порты

Вход

data - Входные данные бинарный скаляр | двоичный вектор | беззнаковый целочисленный скаляр

ctrl - Сигналы управления, сопровождающие поток выборок samplecontrol автобус

CRCMask - маска контрольной суммы CRC неотрицательное целое число

Зависимости

Выход

data - данные с кодировкой CRC скалярный вектор |

ctrl - Сигналы управления, сопровождающие поток выборок samplecontrol автобус

Параметры

CRC type - Тип CRC CRC16 (по умолчанию) | CRC6 | CRC11 | CRC24A | CRC24B | CRC24C

Enable CRC mask input port - Включите входной порт маски контрольной суммы CRC off (по умолчанию) | on

Зависимости

Примеры моделей

Кодирование и декодирование потоковых данных CRC NR

Алгоритмы

Время ожидания

Эффективность

Ссылки

Расширенные возможности

Генерация кода C/C + + Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.

См. также

Блоки

Функции

Документация по Wireless HDL Toolbox

Поддержка

`data` - Входные данные
бинарный скаляр | двоичный вектор | беззнаковый целочисленный скаляр

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

`CRCMask` - маска контрольной суммы CRC
неотрицательное целое число

`data` - данные с кодировкой CRC
скалярный вектор |

`ctrl` - Сигналы управления, сопровождающие поток выборок
`samplecontrol` автобус

`CRC type` - Тип CRC
`CRC16` (по умолчанию) | `CRC6` | `CRC11` | `CRC24A` | `CRC24B` | `CRC24C`

`Enable CRC mask input port` - Включите входной порт маски контрольной суммы CRC
`off` (по умолчанию) | `on`

Генерация кода C/C + +
Сгенерируйте код C и C++ с помощью Coder™ Simulink ®

Генерация HDL-кода
Сгенерируйте Verilog и VHDL код для FPGA и ASIC проектов с использованием HDL- Coder™.