Обнаружение ошибок во входных данных с помощью CRC
Беспроводной HDL Toolbox/Обнаружение и коррекция ошибок
Блок NR CRC Decoder вычисляет контрольную сумму циклического контроля избыточности (CRC) и сравнивает ее с добавленной контрольной суммой CRC для каждой системы координат потоковых выборок данных. Если две контрольные суммы CRC не совпадают, блок сообщает об ошибке. Блок принимает и возвращает поток выборки данных с сопутствующими сигналами управления. Сигналы управления указывают на валидность выборок и контуров системы координат.
Блок поддерживает скаляр и векторные входы и выводит данные как скаляр или вектор на основе входных данных. Чтобы достичь более высокой пропускной способности, блок принимает двоичный вектор или беззнаковый целочисленный скалярный вход и реализует параллельную архитектуру. Ширина входных данных должна быть меньше или равной длине полинома CRC, а длина полинома CRC должна быть делена на ширину входных данных. Блок поддерживает все полиномы CRC, заданные в соответствии со стандартом 5G new radio (NR) 3GPP TS 38.212 [1]. Когда вы выбираете полином CRC24C, блок поддерживает динамическую маску CRC.
Блок обеспечивает интерфейс и аппаратно оптимизированную архитектуру, подходящую для генерации HDL-кода и оборудования развертывания.
Когда вы используете двоичный вектор или беззнаковый целочисленный скалярный вход, блок реализует параллельный алгоритм CRC [2].
Чтобы обеспечить высокую пропускную способность для современных коммуникационных систем, блок реализует алгоритм CRC с параллельной архитектурой. Эта архитектура рекурсивно вычисляет M бит контрольной суммы CRC для каждого W входных бит. В конце системы координат конечный результат контрольной суммы добавляется к сообщению. Для полиномиальной длины M рекурсивное вычисление контрольной суммы для W бит параллельно является
FW является M -by - M матрицей, которая выбирает элементы текущего состояния для полиномиального вычисления с новыми входными битами. D является вектором M-element, который обеспечивает новые входные биты, упорядоченные относительно полинома генератора и заполненные нулями. Блок реализует (×) с логическими И и (+) с логическими XOR.
Задержка блока изменяется с полиномиальной длиной CRC, типом входа (скаляром или вектором) и шириной данных входа. Задержка блока вычисляется от начала входного кадра до начала выхода системы координат с помощью формулы ((CRCLength/ N) x 3) + 5 тактовых циклов, где N - ширина входных данных.
Зазор системы координат между две систем координат (то есть от ctrl.end первой системы координат до ctrl.start следующей системы координат) должен быть больше длины полинома CRC плюс задержка первой системы координат. В случае непрерывных входов блок отбрасывает первую систему координат и начинает обработку следующей системы координат.
Этот рисунок показывает выход выборки и задержку блока NR CRC Decoder, когда вы задаете скалярный вход типа данных ufix4 с шириной данных 4 и установите параметр CRC type равным CRC16. Задержка блока составляет 17 тактов, как показано на этом рисунке.
Этот рисунок показывает выборочный выход и задержку блока NR CRC Decoder, когда вы задаете вектор вход типа данных ufix1 при ширине данных 24 установите параметр CRC type равным CRC24C, и выберите параметр Enable CRC mask input port. Задержка блока составляет 8 тактов, как показано на этом рисунке.
[1] 3GPP TS 38.212. "NR; Мультиплексирование и канальное кодирование ". 3-ья Генерация проект Партнерства; Группа технических спецификаций Радиосеть доступ.
[2] Кампобелло, Г., Г. Патане и М. Руссо. «Параллельная реализация CRC». Транзакции IEEE на компьютерах 52, № 10 (октябрь 2003 года): 1312-19. https://doi.org/10.1109/TC.2003.1234528.
