Real Partial-Systolic Q-less QR Decomposition
Разложение Q-less QR для матриц с действительным знаком
- Библиотека:
Поддержка HDL Fixed-Point Designer / Матрицы и Линейная алгебра / Матричные Факторизации
Описание
Блок Real Partial-Systolic Q-less QR Decomposition использует разложение QR, чтобы вычислить размер экономики верхне-треугольный фактор R разложения QR A = Q R, где A является матрицей с действительным знаком, не вычисляя Q. Решением A 'Ax = B является x = R \R '\b.
Порты
Входной параметр
A(i,:) — Строки действительного матричного A
вектор
Строки действительного матричного A в виде вектора. A является m-by-n матрица где m ≥ 2 и n ≥ 2. Если A является типом данных с фиксированной точкой, A должен быть подписан и масштабирование двоичной точки использования. Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.
Типы данных: single | double | fixed point
validIn — Допустимы ли входные параметры
Boolean скаляр
Допустимы ли входные параметры в виде булева скаляра. Этот управляющий сигнал указывает, когда данные из входного порта A(i,:) допустимы. Когда это значение равняется 1 (true) и значение ready равняется 1 (true), блок получает значения во входном порту A(i,:). Когда это значение 0 (false), блок игнорирует входные выборки.
После отправки true
Сигнал validIn, может быть некоторая задержка, прежде чем ready будет установлен в false. Гарантировать все данные обрабатывается, необходимо ожидать, пока ready не установлен в false прежде, чем отправить другой true
Сигнал validIn.
Типы данных: Boolean
restart — Очистить ли внутренние состояния
Boolean скаляр
Очистить ли внутренние состояния в виде булева скаляра. Когда это значение равняется 1 (true), блок останавливает текущее вычисление и очищает все внутренние состояния. Когда это значение 0 (false) и значение в validIn равняется 1 (true), блок начинает новый подкадр.
Типы данных: Boolean
Вывод
R — Матрица Верхней треугольной R
матрица
Размер экономики матрица разложения QR R, возвращенный как вектор или матрица. R является верхней треугольной матрицей. Выход в R имеет совпадающий тип данных как вход в A(i,:).
Типы данных: single | double | fixed point
validOut — Допустимы ли выходные данные
Boolean скаляр
Допустимы ли выходные данные в виде булева скаляра. Этот управляющий сигнал указывает, когда данные в выходном порту R допустимы. Когда это значение равняется 1 (true), блок успешно вычислил матричный R. Когда это значение 0 (false), выходные данные не допустимо.
Типы данных: Boolean
ready — Готов ли блок
Boolean скаляр
Готов ли блок, возвращенный как булев скаляр. Этот управляющий сигнал указывает, когда блок готов к новым входным данным. Когда этим значением является 1 TRUE) и validIn является 1 TRUE), блок принимает входные данные в следующем временном шаге. Когда этим значением является 0 ложь), блок игнорирует входные данные в следующем временном шаге.
После отправки true
Сигнал validIn, может быть некоторая задержка, прежде чем ready будет установлен в false. Гарантировать все данные обрабатывается, необходимо ожидать, пока ready не установлен в false прежде, чем отправить другой true
Сигнал validIn.
Типы данных: Boolean
Параметры
Number of rows in matrix A — Количество строк во входной матрице A
4
Количество строк во входной матрице A в виде положительного скаляра с целочисленным знаком.
Программируемое использование
Параметры блоков:
m |
| Ввод: символьный вектор |
| Значения: положительный скаляр с целочисленным знаком |
Значение по умолчанию:
4 |
Number of columns in matrix A — Количество столбцов во входной матрице A
4
Количество столбцов во входной матрице A в виде положительного скаляра с целочисленным знаком.
Программируемое использование
Параметры блоков:
n |
| Ввод: символьный вектор |
| Значения: положительный скаляр с целочисленным знаком |
Значение по умолчанию:
4 |
Примеры модели
Алгоритмы
Выбор метода внедрения
Частично-систолические реализации приоритизируют скорость расчетов по пространственным ограничениям, в то время как разорванные реализации приоритизируют пространственные ограничения за счет скорости операций. Следующая таблица иллюстрирует компромиссы между реализациями, доступными для матричных разложений и систем решения линейных уравнений.
| Реализация | Готовый | Задержка | Область | Демонстрационный блок или пример |
|---|---|---|---|---|
| Систолический | C | On | O (m n2) | Реализуйте эффективное оборудованием разложение QR Используя CORDIC в систолическом массиве |
| Частично-систолический | C | O (m) | On2) | |
| Частично-систолический с упущением фактора | C | On | On2) | Фиксированная точка оптимизированный HDL формирователь луча Ответа без Искажений Минимального Отклонения (MVDR) |
| Пакет | On | O (млн2) | On |
Где C является константой, пропорциональной размеру слова данных, m является количеством строк в матричном A, и n является количеством столбцов в матричном A.
Блокируйте синхронизацию
Следующая таблица предоставляет подробную информацию о синхронизации для блоков разложения QR.
| Блок | validIn к ready (c циклы) | validIn к validOut (v циклы) |
|---|---|---|
| Real Partial-Systolic QR Decomposition | c = w + 8 | v = c (m + n - 1) |
| Complex Partial-Systolic QR Decomposition | c = 2w + 15 | v = c (m + n - 1) |
| Real Partial-Systolic Q-less QR Decomposition | c = w + 8 | v = c (m + n - 1) |
| Complex Partial-Systolic Q-less QR Decomposition | c = 2w + 15 | v = c (m + n - 1) |
| Real Partial-Systolic Q-less QR Decomposition with Forgetting Factor | c = w + 8 | v = c (2n - 1) |
| Complex Partial-Systolic Q-less QR Decomposition with Forgetting Factor | c = 2w + 15 | v = c (2n - 1) |
В таблице m представляет количество строк в матричном A, и n является количеством столбцов в матричном A. w представляет размер слова A.
Если тип данных A является фиксированной точкой, то w является размером слова.
Если тип данных A является двойным, то w равняется 53.
Если тип данных A является одним, то w равняется 24.
Расширенные возможности
Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.
Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.
Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.
HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.
Этот блок имеет одну, архитектуру HDL по умолчанию.
| Общий | |
|---|---|
| ConstrainedOutputPipeline | Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. |
| InputPipeline | Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. |
| OutputPipeline | Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. |
Типы данных с фиксированной точкой поддержек только.
Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.
A должен быть подписан и масштабирование двоичной точки использования. Представление наклонного смещения не поддерживается для типов данных с фиксированной точкой.
Смотрите также
Блоки
- Complex Partial-Systolic Q-less QR Decomposition | Real Partial-Systolic Q-less QR Decomposition with Forgetting Factor | Real Partial-Systolic QR Decomposition | Real Burst Q-less QR Decomposition