DVBS2 Symbol Demodulator

Демодулируйте комплексные символы созвездия к набору значений LLR

Библиотека:
Wireless HDL Toolbox / Модуляция

Описание

Блок DVBS2 Symbol Demodulator демодулирует символы комплексных данных к значениям логарифмических отношений правдоподобия (LLR) на основе типов модуляции, поддержанных Вторым поколением Ретрансляционного спутника Цифрового видео (DVB-S2) стандарт [1]. Блок принимает компенсируемые символы комплексных данных и samplecontrol шина и выходные параметры демодулировали значения LLR и samplecontrol шина. Количество демодулируемых значений LLR для данного символа зависит от типа модуляции, как показано в этой таблице.

Тип модуляции	Количество значений LLR на символ
QPSK	2
С 8 PSK	3
С 16 APSK	4
С 32 APSK	5
pi/2-BPSK	1

Блок обеспечивает архитектуру, подходящую для аппаратного развертывания и генерации HDL-кода. Можно использовать этот блок в разработке приемника DVB-S2.

Порты

Входной параметр

развернуть все

`data` — Символы данных
скаляр с действительным знаком | скаляр с комплексным знаком

Символы данных в виде действительного - или скаляр с комплексным знаком.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

Для генерации HDL-кода типом входных данных должен быть signed fixed point и максимальный входной размер слова, который поддерживает блок, составляет 32 бита.

Типы данных: single | double | int8 | int16 | int32 | signed fixed point
Поддержка комплексного числа: Да

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток в виде samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск входного кадра
end — Указывает на конец входного кадра
valid — Указывает, что данные по порту входа data допустимы

Для большего количества детали смотрите Демонстрационную Шину управления.

Типы данных: bus

`modIdx` — Индекс модуляции
0 | 1 | 2 | 3 | 4

Индекс модуляции в виде 0, 1, 2, 3, или 4. Каждое значение представляет определенный тип модуляции, как показано в этой таблице.

Индекс модуляции	Тип модуляции
0	QPSK
1	С 8 PSK
2	С 16 APSK
3	С 32 APSK
4	pi/2-BPSK

Если вы задаете значение кроме единиц, перечисленных в этой таблице, блок отображает предупреждающее сообщение и применяет модуляцию QPSK. Задайте это значение в fixdt(0,3,0) формат.

Зависимости

Чтобы включить этот порт, установите параметр Modulation source на Input port.

Типы данных: fixdt(0,3,0)

`codeRateIdx` — Индекс скорости кода
5 | 6 | 7 | 8 | 9 | 10

Индекс скорости кода в виде 5, 6, 7, 8, 9, или 10. Каждое значение представляет определенную скорость кода, как показано в этой таблице.

Индекс скорости кода	Скорость кода
5	2/3
6	3/4
7	4/5
8	5/6
9	8/9
10	9/10

Скорости кода в этой таблице применимы для значений входного порта modIdx 2 и 3, которые подразумевают 16-APSK и модуляции 32-APSK, соответственно. Когда вы устанавливаете значения порта modIdx к 0, 1, или 4, блок игнорирует значения входного порта codeRateIdx.

Задайте это значение в fixdt(0,4,0) формат.

Зависимости

Чтобы включить этот порт, установите параметр Modulation source на Input port.

Типы данных: fixdt(0,4,0)

Вывод

развернуть все

`data` — Демодулируемые значения LLR
Вектор-столбец с действительным знаком с 8 элементами

Демодулируемые значения LLR, возвращенные как вектор-столбец с действительным знаком с 8 элементами. Для double и single входные параметры, тип выходных данных совпадает с типом входных данных. Для входных параметров фиксированной точки блок предоставляет выходу целочисленный рост разрядности 3 битов.

Типы данных: single | double | int8 | int16 | int32 | fixed point

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток, возвращенный как samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск выходной системы координат
end — Указывает на конец выходной системы координат
valid — Указывает, что данные по порту выхода data допустимы

Для большего количества детали смотрите Демонстрационную Шину управления.

Типы данных: bus

Параметры

развернуть все

`Modulation source` — Источник для типа модуляции
`Input port` (значение по умолчанию) | `Property`

Чтобы задать тип модуляции от параметра Modulation, выберите Property. Чтобы задать тип модуляции от порта modIdx в течение времени выполнения, выберите Input port.

`Modulation` — Тип модуляции
`QPSK` (значение по умолчанию) | `8-PSK` | `16-APSK` | `32-APSK` | `pi/2-BPSK`

Выберите тип модуляции.

Зависимости

Чтобы включить этот параметр, установите параметр Modulation source на Property.

`Code rate` — Скорость кода
3/4 (значение по умолчанию) | `2/3`| 4/5 | 5/6 | 8/9 | 9/10

Выберите скорость кода.

Зависимости

Включить этому набору параметров параметр Modulation source к Property и параметр Modulation к 16-APSK или 32-APSK.

`Unit average power` — Модульная средняя степень
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы выполнить демодуляцию символа с нормированным созвездием. Очистите этот параметр, чтобы выполнить демодуляцию символа с помощью созвездия, заданного согласно стандарту [1].

Когда вы задаете 0, 1, или 4 использование входного порта modIdx или установленный параметр Modulation на QPSK, 8-PSK, или pi/2-BPSK, блок игнорирует этот параметр во время своей операции.

Зависимости

Чтобы включить этот параметр, установите параметр Modulation source на Input port или набор Modulation source к Property и параметр Modulation к 16-APSK или 32-APSK.

Примеры модели

DVBS2 Symbol Demodulation of Complex Data Symbols

Демодуляция символа DVBS2 символов комплексных данных

Используйте блок DVBS2 Symbol Demodulator, чтобы демодулировать символы комплексных данных к значениям LLR. Сгенерируйте набор комплексных случайных входных параметров и обеспечьте их как вход с блоком и функцией MATLAB® refDVBS2SymDemod. Сравните выход блока с выходом refDVBS2SymDemod функция. Эта ссылочная функция использует comm.PSKDemodulator объект и dvbsapskdemod функция от Communications Toolbox™.

Алгоритмы

развернуть все

Блок использует мягкий алгоритм выбора решения аппроксимированный LLR, чтобы демодулировать символы комплексных данных. Можно вычислить аппроксимированный LLR только при помощи самой близкой точки созвездия к полученному сигналу с 0 (или 1) в той позиции двоичного разряда. LLR некоторое время b может быть задан как

$L L R (b) = - \frac{1}{σ^{2}} (\min_{s \in S_{1}} | z - s |^{2} - \min_{s \in S_{0}} | z - s |^{2}) . H e r e, σ^{2} = 1.$

z является полученной последовательностью, s является символом от созвездия, и S0, S1 является набором символов, которые соответствуют биту, являющемуся 0 и 1 соответственно. Для получения дополнительной информации см. [2].

Задержка

Задержка блока варьируется на основе выбранного типа модуляции. Задержка блока для каждого типа модуляции фиксируется как показано в этой таблице.

Тип модуляции	Задержка
QPSK	23
С 8 PSK	22
С 16 APSK	21
С 32 APSK	21
pi/2-BPSK	27

Этот рисунок показывает демонстрационный выход и задержку блока, когда вы устанавливаете параметр Modulation source на Property и параметр Modulation к QPSK. Задержка блока является 23 тактами.

Этот рисунок показывает демонстрационный выход и задержку блока, когда вы устанавливаете параметр Modulation source на Input port и входной порт modIdx к 4 (pi/2-BPSK), и 0 (QPSK), и затем 1 (8-PSK). Задержка блока меняется в зависимости от выбора модуляции. Задержка блока является 27 тактами.

Производительность

Эффективность синтезируемого HDL-кода меняется в зависимости от цели и опций синтеза. Это также варьируется на основе заданного типа модуляции и входного размера слова.

Эта таблица показывает результаты синтеза данных ресурсов и данных о производительности блока, когда вы обеспечиваете тип входных данных fixdt(1,16,14) и примените тип модуляции с помощью входного порта modIdx. Сгенерированный HDL предназначен к Xilinx^® Zynq^®- 7 000 оценочных плат ZC706. Проект достигает тактовой частоты 279,95 МГц.

Срез LUTs	Регистры среза	DSPS	Блокируйте RAM
17977	16670	48	0

Ссылки

[1] EN 302 307 V1.4.1 Стандарта ETSI: Цифровое телевидение (DVB); структура структурирования Второго поколения, кодирование канала и системы модуляции для Широковещательной передачи, Interactive Services, Сбора Новостей и других широкополосных спутниковых приложений (DVB-S2), Европейский институт стандартизации электросвязи, Вальбонн, Франция, 2005-03.

[2] Viterbi, A.J. “Интуитивное Выравнивание и Упрощенное внедрение Декодера MAP для Сверточных кодов”. Журнал IEEE на Выбранных областях в Коммуникациях 16, № 2 (февраль 1998): 260–64. https://doi.org/10.1109/49.661114.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для Simulink^® акселератор и быстрые режимы Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL для этого блока в Resettable Synchronous Subsystem (HDL Coder).

Документация

DVBS2 Symbol Demodulator

Описание

Порты

Входной параметр

`data` — Символы данных
скаляр с действительным знаком | скаляр с комплексным знаком

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`modIdx` — Индекс модуляции
0 | 1 | 2 | 3 | 4

Зависимости

`codeRateIdx` — Индекс скорости кода
5 | 6 | 7 | 8 | 9 | 10

Зависимости

Вывод

`data` — Демодулируемые значения LLR
Вектор-столбец с действительным знаком с 8 элементами

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Параметры

`Modulation source` — Источник для типа модуляции
`Input port` (значение по умолчанию) | `Property`

`Modulation` — Тип модуляции
`QPSK` (значение по умолчанию) | `8-PSK` | `16-APSK` | `32-APSK` | `pi/2-BPSK`

Зависимости

`Code rate` — Скорость кода
3/4 (значение по умолчанию) | `2/3`| 4/5 | 5/6 | 8/9 | 9/10

Зависимости

`Unit average power` — Модульная средняя степень
`off` (значение по умолчанию) | `on`

Зависимости

Примеры модели

Демодуляция символа DVBS2 символов комплексных данных

Алгоритмы

Задержка

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Функции

Блоки

Документация Wireless HDL Toolbox

Поддержка

Документация

DVBS2 Symbol Demodulator

Описание

Порты

Входной параметр

data — Символы данных скаляр с действительным знаком | скаляр с комплексным знаком

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

modIdx — Индекс модуляции0 | 1 | 2 | 3 | 4

Зависимости

codeRateIdx — Индекс скорости кода5 | 6 | 7 | 8 | 9 | 10

Зависимости

Вывод

data — Демодулируемые значения LLR Вектор-столбец с действительным знаком с 8 элементами

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

Параметры

Modulation source — Источник для типа модуляции Input port (значение по умолчанию) | Property

Modulation — Тип модуляции QPSK (значение по умолчанию) | 8-PSK | 16-APSK | 32-APSK | pi/2-BPSK

Зависимости

Code rate — Скорость кода3/4 (значение по умолчанию) | 2/3| 4/5 | 5/6 | 8/9 | 9/10

Зависимости

Unit average power — Модульная средняя степень off (значение по умолчанию) | on

Зависимости

Примеры модели

Демодуляция символа DVBS2 символов комплексных данных

Алгоритмы

Задержка

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Функции

Блоки

Документация Wireless HDL Toolbox

Поддержка

`data` — Символы данных
скаляр с действительным знаком | скаляр с комплексным знаком

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`modIdx` — Индекс модуляции
0 | 1 | 2 | 3 | 4

`codeRateIdx` — Индекс скорости кода
5 | 6 | 7 | 8 | 9 | 10

`data` — Демодулируемые значения LLR
Вектор-столбец с действительным знаком с 8 элементами

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`Modulation source` — Источник для типа модуляции
`Input port` (значение по умолчанию) | `Property`

`Modulation` — Тип модуляции
`QPSK` (значение по умолчанию) | `8-PSK` | `16-APSK` | `32-APSK` | `pi/2-BPSK`

`Code rate` — Скорость кода
3/4 (значение по умолчанию) | `2/3`| 4/5 | 5/6 | 8/9 | 9/10

`Unit average power` — Модульная средняя степень
`off` (значение по умолчанию) | `on`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.