Оптимизированная HDL разработка системы

Выберите алгоритмы для проекта аппаратной системы радиосвязей

Эти блоки реализуют благоприятные для оборудования архитектуры и поддерживают генерацию HDL-кода, когда используется с HDL Coder™. Блоки используют демонстрационный интерфейс потоковой передачи с шиной для связанных управляющих сигналов.

Блоки

развернуть все

LTE Convolutional EncoderЗакодируйте бинарные выборки с помощью кусающего хвост сверточного алгоритма
LTE Convolutional DecoderДекодируйте сверточно закодированные выборки с помощью алгоритма Viterbi
LTE CRC EncoderСгенерируйте контрольную сумму и добавьте, чтобы ввести демонстрационный поток
LTE CRC Decoder Обнаружьте ошибки во входных выборках с помощью контрольной суммы
LTE Turbo EncoderЗакодируйте бинарные выборки с помощью турбо алгоритма
LTE Turbo DecoderДекодируйте закодированные турбо выборки
NR CRC EncoderСгенерируйте биты CRC кода и добавьте их к входным данным
NR CRC DecoderОбнаружьте ошибки во входных данных с помощью CRC
NR LDPC EncoderВыполните LDPC, кодирующий согласно 5G стандарт NR
NR LDPC DecoderДекодируйте код LDPC с помощью разделенного на уровни распространения веры с суммой min или нормированным алгоритмом аппроксимации суммы min
NR Polar EncoderВыполните полярное кодирование согласно 5G стандарт NR
NR Polar DecoderВыполните полярное декодирование согласно 5G стандарт NR
Viterbi DecoderДекодируйте convolutionally закодированные данные с помощью алгоритма Viterbi
DepuncturerПротивоположная схема прокалывания подготовиться к декодированию
Convolutional EncoderЗакодируйте биты данных с помощью кодирования свертки — оптимизированный для генерации HDL-кода
PuncturerДанные о проколах согласно вектору прокола
RS DecoderДекодируйте и восстановите сообщение с кодовой комбинации RS
RS EncoderЗакодируйте сообщение к кодовой комбинации RS
APP DecoderДекодируйте convolutionally-закодированные значения LLR с помощью алгоритма MAP
CCSDS RS DecoderДекодируйте и восстановите сообщение с кодовой комбинации RS согласно стандарту CCSDS
WLAN LDPC Decoder Декодируйте код LDPC с помощью разделенного на уровни распространения веры
LTE OFDM DemodulatorДемодулируйте временной интервал выборки OFDM и возвратите сетку ресурса LTE
LTE OFDM ModulatorМодулируйте сетку ресурса LTE и возвратите временной интервал выборки OFDM
LTE Symbol DemodulatorДемодулируйте комплексные символы данных о LTE к битам данных или значениям LLR
LTE Symbol ModulatorМодулируйте биты данных, чтобы объединить символы данных о LTE
NR Symbol DemodulatorДемодулируйте комплексные символы данных NR к битам данных или значениям LLR
NR Symbol ModulatorМодулируйте биты данных, чтобы объединить символы данных NR
OFDM DemodulatorДемодулируйте временной интервал выборки OFDM и возвратите поднесущие для пользовательских протоколов связи
OFDM ModulatorМодулируйте OFDM поднесущие частотного диапазона к выборкам временного интервала для пользовательских протоколов связи
FFT 1536Вычисляет быстрое преобразование Фурье (FFT) для полосы пропускания передачи стандарта LTE 15 МГц
OFDM Channel Estimator Оцените канал с помощью входных данных и ссылочных поднесущих
OFDM EqualizerКомпенсируйте данные OFDM с помощью оценок канала
DVBS2 Symbol DemodulatorДемодулируйте комплексные символы созвездия к набору значений LLR
LTE Gold Sequence GeneratorСгенерируйте последовательность Голда

Рекомендуемые примеры

HDL Implementation of Digital Predistorter with LMS Coefficient Estimation

Реализация HDL цифрового предыскажения с содействующей оценкой LMS

Реализуйте цифровое предыскажение (DPD) с основанной на наименьшее количество средних квадратичных (LMS) содействующей оценкой, которая оптимизирована для генерации HDL-кода и аппаратной реализации. Этим примером является расширение Реализации HDL Цифрового примера Предыскажения для вычисления коэффициентов DPD на FPGA, а не на процессоре. Этот пример заменяет код C/C++ generatable RPEM Coeff Estimation подсистема Реализации HDL Цифрового примера Предыскажения с совместимым с HDL LMS Coefficient Estimator подсистема. Этот пример поддерживает благоприятный для оборудования интерфейс для оценочной платы Xilinx® Zynq® UltraScale™ RFSoC ZCU111, которая использует преобразователь данных RF. Эта модель в качестве примера поддерживает Normal и Accelerator режимы симуляции. Для получения дополнительной информации о DPD, см. Адаптивный Проект DPD.

Для просмотра документации необходимо авторизоваться на сайте