NR CRC Decoder

Обнаружьте ошибки во входных данных с помощью CRC

Библиотека:
Wireless HDL Toolbox / Выявление ошибок и Коррекция

Описание

Блок NR CRC Decoder вычисляет контрольную сумму контроля циклическим избыточным кодом (CRC) и сравнивает ее с добавленной контрольной суммой CRC для каждой системы координат потоковой передачи выборок данных. Если две контрольных суммы CRC не соответствуют, блок сообщает об ошибке. Блок принимает и возвращает демонстрационный поток данных с сопроводительными управляющими сигналами. Управляющие сигналы указывают на валидность выборок и контуры системы координат.

Блок поддерживает скалярные и векторные данные о вводах и выводах или как скаляр или как вектор на основе входных данных. Чтобы достигнуть более высокой пропускной способности, блок принимает бинарный вектор или скалярный вход беззнаковых целых чисел и реализует параллельную архитектуру. Ширина входных данных должна быть меньше чем или равна длине полинома CRC, и длина полинома CRC должна быть делимой шириной входных данных. Блок поддерживает все полиномы CRC, заданные согласно стандарту нового радио (NR) 5G 3GPP TS 38.212 [1]. Когда вы выбираете полином CRC24C, блок поддерживает динамическую маску CRC.

Блок обеспечивает интерфейсную и аппаратную оптимизированную архитектуру, подходящую для аппаратного развертывания и генерации HDL-кода.

Порты

Входной параметр

развернуть все

`data` — Закодированные CRC данные
бинарный скаляр | бинарный вектор | скаляр беззнаковых целых чисел

Закодированные CRC данные в виде бинарного скаляра, бинарного вектора или скаляра беззнаковых целых чисел.

Можно задать входные данные с одной из этих опций:

Скаляр – Задает целое число, представляющее несколько битов. Для этого случая блок поддерживает беззнаковое целое (uint8uint16, или ufixN) и Boolean типы данных.
Вектор – Задает вектор из двоичных значений размера N. Для этого случая блок поддерживает Boolean и ufix1 типы данных.

N является шириной входных данных, и это должно быть меньше чем или равно длине полинома CRC и фактору заданной длины полинома CRC.

double и single типы данных поддерживаются для симуляции, но не для генерации HDL-кода.

Пример: Поскольку CRC вводит CRC24A, допустимые ширины данных равняются 24, 12, 8, 6, 4, 3, 2, и 1. Целочисленный вход интерпретирован как двоичное слово. Например, когда вы задаете uint8 вход 19, это эквивалентно векторному входу [0 0 0 1 0 0 1 1].

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток в виде samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск входного кадра
end — Указывает на конец входного кадра
valid — Указывает, что данные по порту входа data допустимы

Для большего количества детали смотрите Демонстрационную Шину управления.

Типы данных: bus

`CRCMask` — Маска контрольной суммы CRC
неотрицательное целое число

Маска контрольной суммы CRC в виде неотрицательного целого числа, представляющего двоичное слово от 0 до 2^CRCLength – 1, где CRCLength является длиной полинома CRC.

Эта маска обычно является радиосетью временным идентификатором (RNTI). RNTI используется к XOR контрольная сумма CRC.

Зависимости

Чтобы включить этот порт, установите параметр CRC type на CRC24C port и выберите параметр Enable CRC mask input port.

Типы данных: ufix24

Вывод

развернуть все

`data` — Декодируемые CRC данные
скаляр | вектор

Декодируемые CRC данные, возвращенные как скаляр или вектор. Тип выходных данных и размер совпадают с входными данными.

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток, возвращенный как samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск выходной системы координат
end — Указывает на конец выходной системы координат
valid — Указывает, что данные по порту выхода data допустимы

Для большего количества детали смотрите Демонстрационную Шину управления.

Типы данных: bus

`err` — Индикация относительно повреждения принятых данных
двоичный файл или целочисленный скаляр

Индикация относительно повреждения принятых данных, возвращенных как двоичный файл или целочисленный скаляр.

Когда этим значением является 1, сообщение содержит по крайней мере одну ошибку. Когда этим значением является 0, сообщение содержит нулевые ошибки. Это значение допустимо, когда ctrl.end установлен 1 true.

Если вы выбираете Полный параметр несоответствия контрольной суммы, этот порт возвращает целочисленный результат XOR несоответствия контрольной суммы. Это значение является результатом логического различия в CRC между контрольной суммой CRC, состоявшей во входе и контрольной суммой CRC, повторно вычисленной через часть данных входа. Если вы задаете маску CRC, блок XORs контрольная сумма с заданной маской CRC.

Типы данных: Boolean | ufix24

Параметры

развернуть все

`CRC type` — Тип CRC
`CRC16` (значение по умолчанию) | `CRC6` | `CRC11` | `CRC24A` | `CRC24B` | `CRC24C`

Выберите тип CRC. Каждый тип CRC указывает на полином, как показано в этой таблице.

Тип CRC	Полином
`CRC6`	[1 1 0 0 0 0 1]
`CRC11`	[1 1 1 0 0 0 1 0 0 0 0 1]
`CRC16`	[1 0 0 0 1 0 0 0 0 0 0 1 0 0 0 0 1]
`CRC24A`	[1 1 0 0 0 0 1 1 0 0 1 0 0 1 1 0 0 1 1 1 1 1 0 1 1]
`CRC24B`	[1 1 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 0 1 1 0 0 0 1 1]
`CRC24C`	[1 1 0 1 1 0 0 1 0 1 0 1 1 0 0 0 1 0 0 0 1 0 1 1 1]

Эти полиномы CRC заданы согласно стандарту нового радио (NR) 5G 3GPP TS 38.212 [1].

`Full checksum mismatch` — Включите полную контрольную сумму
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы включить полную контрольную сумму.

Когда вы выбираете этот параметр, допускать ошибку порт возвращает целое число, которое представляет местоположения битных несоответствий в битах контрольной суммы CRC. Когда вы очищаете этот параметр, допускать ошибку порт возвращает булево значение, указывающее, не соответствуют ли каким-либо битам контрольной суммы CRC.

`Enable CRC mask input port` — Включите входной порт маски контрольной суммы CRC
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы включить входной порт CRCMask.

Зависимости

Чтобы включить этот параметр, установите параметр CRC type на CRC24C.

Примеры модели

CRC NR кодирует и декодирует данные о потоковой передаче

Используйте Энкодер CRC NR и блоки NR CRC Decoder Simulink® и сравните оптимизированные оборудованием результаты с результатами функций 5G Toolbox™ nrCRCEncode (5G Toolbox) и nrCRCDecode (5G Toolbox), соответственно. Эти блоки поддерживают скалярные и векторные входные параметры. Энкодер CRC NR и блоки Декодера CRC NR поддерживают аппаратную генерацию кода.

Алгоритмы

развернуть все

Когда вы используете бинарный вектор или скалярный вход беззнаковых целых чисел, блок реализует параллельный алгоритм CRC [2].

Чтобы обеспечить высокую пропускную способность для современных систем связи, блок реализует алгоритм CRC с параллельной архитектурой. Эта архитектура рекурсивно вычисляет биты M контрольной суммы CRC для каждого входа W биты. В конце системы координат итоговый результат контрольной суммы добавлен к сообщению. Для полиномиальной длины M рекурсивное вычисление контрольной суммы для битов W параллельно

$X^{'} = F_{W} (\times) X (+) D .$

_FW является M-by-M матрица, которая выбирает элементы текущего состояния для полиномиального вычисления с новыми входными битами. D является M - вектор элемента, который обеспечивает новые входные биты, упорядоченные относительно порождающего полинома и дополненные нулями. Блок реализует (×) с логическим AND и (+) с логическим XOR.

Задержка

Задержка блока меняется в зависимости от длины полинома CRC, типа входа (скаляр или вектор), и ширина данных входа. Задержка блока вычисляется от запуска входного кадра к запуску выходной системы координат при помощи формулы ((CRCLength/N) x 3) + 5 тактов, где N является шириной входных данных.

Разрыв системы координат между двумя системами (который является от ctrl.end первой системы координат к ctrl.start следующей системы координат) должен быть больше длины полинома CRC плюс задержка первой системы координат. В случае непрерывных входных параметров блок отбрасывает первую систему координат и начинает обрабатывать следующий кадр.

Скалярный вход

Этот рисунок показывает демонстрационный выход и задержку блока NR CRC Decoder, когда вы задаете скалярный вход типа данных ufix4 с шириной данных 4, и установленный параметр CRC type на CRC16. Задержка блока является 17 тактами, как показано в этом рисунке.

Logic Analyzer waveform of the NR CRC Decoder block for scalar input.

Векторный вход

Этот рисунок показывает демонстрационный выход и задержку блока NR CRC Decoder, когда вы задаете векторный вход типа данных ufix1 с шириной данных 24, устанавливает параметр CRC type на CRC24C, и выберите параметр Enable CRC mask input port. Задержка блока является 8 тактами, как показано в этом рисунке.

Logic Analyzer waveform of the NR CRC Decoder block for vector input.

Производительность

Эффективность синтезируемого HDL-кода меняется в зависимости от вашей цели и опций синтеза. Это также варьируется на основе длины полинома CRC и ширины входных данных.

Эта таблица показывает результаты синтеза данных ресурсов и данных о производительности блока, когда параметр CRC type устанавливается на CRC24A для скалярного входа типа данных ufix1, скалярный вход типа данных ufix24, и для 24 1 векторного входа типа данных ufix1. Сгенерированный HDL предназначен к Xilinx^® Zynq^®- 7 000 оценочных плат ZC706.

Входные данные		Срез LUTs	Регистры среза	Максимальная частота в МГц
Скаляр	`ufix1`	246	345	581.4
Скаляр	`ufix24`	403	483	553.1
Вектор		361	458	526.6

Ссылки

[1] 3GPP TS 38.212. “NR; мультиплексирование и кодирование канала”. Проект партнерства третьего поколения; сеть радиодоступа Technical Specification Group.

[2] Кампобелло, G., Г. Пэтэйн и М. Руссо. “Параллельная Реализация CRC”. Транзакции IEEE на Компьютерах 52, № 10 (октябрь 2003): 1312–19. https://doi.org/10.1109/TC.2003.1234528.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для Simulink^® акселератор и быстрые режимы Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Документация

NR CRC Decoder

Описание