WLAN LDPC Decoder

Декодируйте код LDPC с помощью разделенного на уровни распространения веры

Библиотека:
Wireless HDL Toolbox / Выявление ошибок и Коррекция

Описание

Блок WLAN LPDC Decoder реализует декодер имеющей малую плотность проверки четности (LDPC) с помощью многоуровневого распространения веры приближением суммы min и нормированными алгоритмами аппроксимации суммы min для декодирования кодов LDPC согласно стандартам беспроводной локальной сети (WLAN) IEEE 802.11n, 802.11ac, 802.11ax, и 802.11ad. Блок принимает значения отношения логарифмической правдоподобности (LLR), поток управляющих сигналов, длины блока и скорости кода, когда вводы и выводы декодировали биты, поток управляющих сигналов и сигнал, который указывает, когда блок готов принять новые входные параметры.

Блок WLAN LPDC Decoder поддерживает скалярные входные параметры и векторные входные параметры. Блок поддерживает раннее завершение, чтобы помочь улучшать производительность декодирования и быстроту сходимости при высоких условиях шумового отношения сигнала (SNR). Для получения дополнительной информации о стандартах WLAN, см. [1], [2], и [3].

Блок обеспечивает архитектуру, подходящую для аппаратного развертывания и генерации HDL-кода. Можно использовать этот блок в модемной разработке WLAN.

Порты

Входной параметр

развернуть все

`data` — Значения LLR
скаляр | вектор

Значения LLR в виде скаляра или вектора из размера 8 1.

Для генерации HDL-кода задайте это значение в signed fixed point формат. Входной размер слова должен быть в диапазоне от 4 до 16.

Типы данных: int8 | int16 | signed fixed point

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток в виде samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск входного кадра
end — Указывает на конец входного кадра
valid — Указывает, что данные по порту входа data допустимы

Для большего количества детали смотрите Демонстрационную Шину управления.

Типы данных: bus

`blkLenIdx` — Индекс длины блока
0 | 1 | 2

Индекс длины блока в виде 0, 1, или 2. Длина блока варьируется на основе заданного индекса длины блока.

Эта таблица показывает значения индекса длины блока и их соответствующие длины блока.

Значение blkLenIdx	Длина блока
0	648
1	1296
2	1944

Когда вы задаете значение кроме 0, 1, или 2, блок отбрасывает систему координат и устанавливает выходной порт nextFrame на 1. Необходимо задать это значение в fixdt(0,2,0) формат.

Зависимости

Чтобы включить этот порт, установите параметр Standard на IEEE 802.11 n/ac/ax.

Типы данных: fixdt(0,2,0)

`codeRateIdx` — Индекс скорости кода
0 | 1 | 2 | 3

Индекс скорости кода в виде 0, 1, 2, или 3. Скорость кода варьируется на основе стандарта и индекса скорости кода, который вы задаете.

Эта таблица показывает значения индекса скорости кода и их соответствующие скорости кода на основе стандарта.

Стандартное значение параметров	Значение codeRateIdx	Скорость кода
`IEEE 802.11 n/ac/ax`	0	1/2
	1	2/3
	2	3/4
	3	5/6
`IEEE 802.11 ad`	0	1/2
	1	5/8
	2	3/4
	3	13/16

Необходимо задать это значение в fixdt(0,2,0) формат.

Типы данных: fixdt(0,2,0)

`iter` — Количество итераций
скаляр

Количество итераций в виде беззнакового целого в диапазоне от 1 до 63.

Если вы задаете значение iter, больше, чем 63 или меньше, чем 1, блок заменяет вашу спецификацию и устанавливает значение iter к 8 перед декодированием.

Зависимости

Чтобы включить этот порт, установите параметр Decoding termination criteria на Max и параметр Source for number of iterations к Input port.

Типы данных: uint8

Вывод

развернуть все

`data` — Декодируемые биты
скаляр | вектор

Декодируемые биты, возвращенные как булев скаляр или булев вектор из размера 8 1.

Для векторного входа, если продолжительность выходных данных не является кратным 8, блок добавляет нули в конце выхода, чтобы сделать его как кратное 8.

Например, когда вы устанавливаете параметр Standard на IEEE 802.11 n/ac/ax, входной порт blkLenIdx к 0, и входной порт codeRateIdx к 2, вместо блока, возвращающего эти 486 выборок, блок добавляет два нуля к этим 486 выборкам, чтобы сделать его как кратное 8. В этом случае блок возвращает 488 выборок за 61 (488/8) такт.

Типы данных: Boolean

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

Управляющие сигналы, сопровождающие демонстрационный поток, возвращенный как samplecontrol шина. Шина включает startконец, и valid управляющие сигналы, которые указывают на контуры системы координат и валидность выборок.

start — Указывает на запуск выходной системы координат
end — Указывает на конец выходной системы координат
valid — Указывает, что данные по порту выхода data допустимы

Для большего количества детали смотрите Демонстрационную Шину управления.

Типы данных: bus

`nextFrame` — Блокируйте готовый индикатор
Булев скаляр

Блокируйте готовый индикатор, возвращенный как булев скаляр.

Блок устанавливает этот сигнал на 1 TRUE) когда блок готов принять запуск следующей системы координат. Если блок получает сигнал входа ctrl.start, в то время как nextFrame является 0 ложь), блок отбрасывает происходящую систему координат и начинает обрабатывать новые данные.

Типы данных: Boolean

`actIter` — Фактическое количество итераций
скаляр

Фактическое количество итераций блок берет, чтобы декодировать выходной параметр, возвращенный как скаляр.

Зависимости

Чтобы включить этот порт, установите параметр Decoding termination criteria на Early.

Типы данных: uint8

`parityCheck` — Индикатор состояния проверки четности
скаляр

Индикатор состояния проверки четности, возвращенный как булев скаляр. Порт указывает на состояние проверки четности после операции декодирования.

0 — Указывает, что проверка четности перестала работать
1 — Указывает, что проверка четности передала

Зависимости

Чтобы включить этот порт, выберите параметр Enable parity check output port.

Типы данных: Boolean

Параметры

развернуть все

`Standard` — Тип стандарта
`IEEE 802.11 n/ac/ax` (значение по умолчанию) | `IEEE 802.11 ad`

Выберите тип стандарта. Для получения дополнительной информации см. [1], [2], и [3].

Когда вы устанавливаете параметр Standard на IEEE 802.11 ad, входной порт blkLenIdx отключен, и блок рассматривает фиксированную длину блока 672 для ее операции.

`Algorithm` — LDPC декодирование алгоритма
`Min-sum` (значение по умолчанию) | `Normalized min-sum`

Выберите тип LDPC декодирование алгоритма. Для получения дополнительной информации см. Алгоритм.

Min-sum — Используйте эту опцию, чтобы выбрать многоуровневый алгоритм распространения веры приближением суммы min. Для получения дополнительной информации смотрите Приближение Суммы Min.
Normalized min-sum — Используйте эту опцию, чтобы выбрать многоуровневый алгоритм распространения веры нормированным приближением суммы min. Для получения дополнительной информации смотрите Нормированное Приближение Суммы Min.

`Scaling factor` — Масштабный коэффициент для нормированного декодирования суммы min
0.75 (значение по умолчанию) | скаляр в диапазоне от 0,5 до 1, постепенно увеличенный 0,0625

Задайте масштабный коэффициент как скаляр в диапазоне от 0,5 до 1, постепенно увеличенный 0,0625.

Зависимости

Чтобы включить этот параметр, установите параметр Algorithm на Normalized min-sum.

`Decoding termination criteria` — Критерии завершения
`Max` (значение по умолчанию) | `Early`

Выберите критерии завершения декодирования.

Max — Оконечное декодирование, когда блок достигает количества итераций, заданных в маске блока или через входной порт iter.
Early — Оконечное декодирование, когда блок соответствует всем проверкам четности или когда блок достигает максимального количества итераций, обеспеченных в маске блока.

`Source for number of iterations` — Исходный выбор для количества итераций
`Property` (значение по умолчанию) | `Input port`

Выберите источник для определения количества итераций.

Можно определить номер итераций или при помощи входного порта или при помощи параметра.

Property — Выберите эту опцию, чтобы включить параметр Number of iterations.
Input port — Выберите эту опцию, чтобы включить порт iter.

Зависимости

Чтобы включить этот параметр, установите параметр Decoding termination criteria на Max.

`Number of iterations` — Количество декодирования итераций
8 (значение по умолчанию) | целое число в диапазоне от 1 до 63

Задайте количество декодирования итераций.

Зависимости

Чтобы включить этот параметр, установите параметр Decoding termination criteria на Max и параметр Source for number of iterations к Property.

`Maximum number of iterations` — Максимальное количество декодирования итераций
8 (значение по умолчанию) | целое число в диапазоне от 1 до 63

Задайте максимальное количество декодирования итераций.

Зависимости

Чтобы включить этот параметр, установите параметр Decoding termination criteria на Early.

`Enable parity check output port` — Состояние проверки четности
`off` (значение по умолчанию) | `on`

Выберите этот параметр, чтобы позволить выходному порту parityCheck просмотреть состояние проверки четности.

Примеры модели

Декодируйте WLAN LDPC, передающий данные потоком

Симулируйте блок WLAN LDPC Decoder и сравните оптимизированные оборудованием результаты с результатами Коммуникации функция Toolbox™.

Алгоритмы

развернуть все

Этот рисунок показывает блок-схему архитектуры блока WLAN LDPC Decoder. Блок Controller управляет слоем и количеством итерации процесса декодирования. Блок RAM Узла переменной хранит сообщения узла переменной (VN), и блок RAM узла Проверки хранит сообщения узла проверки (CN). Блок Functional Unit вычисляет сообщения VN и сообщения CN на основе многоуровневого распространения веры и или нормированный алгоритм аппроксимации суммы min или алгоритм аппроксимации суммы min. Блок состояния Завершения/Проверки четности вычисляет проверки четности и обеспечивает состояние проверки четности после каждой итерации. Для получения дополнительной информации о декодировании алгоритмов, смотрите следующие разделы.

WLAN LDPC block architecture

Декодирование распространения веры

Реализация алгоритма распространения веры основана на алгоритме декодирования, представленном в [4]. Для переданной LDPC-закодированной кодовой комбинации, c, где $c = (c_{0}, c_{1}, ..., c_{n - 1})$ , вход к декодеру LDPC является значением отношения логарифмической правдоподобности (LLR) $L (c_{i}) = \log (\frac{\Pr (c_{i} = 0 | channel output for c_{i})}{\Pr (c_{i} = 1 | канал выход для c_{i})})$ .

В каждой итерации ключевые компоненты алгоритма обновляются на основе этих уравнений:

$L (r_{j i}) = 2 atanh (\prod_{i^{'} \in V_{j} \ i} \tanh (\frac{1}{2} L (q_{i^{'} j})))$ ,

$L (q_{i j}) = L (c_{i}) + \sum_{j^{'} \in C_{i} \ j} L (r_{j^{'} i})$ , инициализированный как $L (q_{i j}) = L (c_{i})$ перед первой итерацией, и

$L (Q_{i}) = L (c_{i}) + \sum_{j^{'} \in C_{i}} L (r_{j^{'} i})$ .

В конце каждой итерации, $L (Q_{i})$ обновленная оценка значения LLR для переданного бита $c_{i}$ . Значение $L (Q_{i})$ мягкое решение выход для $c_{i}$ . Если $L (Q_{i}) < 0$ , трудное решение выход для $c_{i}$ 1. В противном случае выход 0.

Многоуровневое декодирование распространения веры

Реализация многоуровневого алгоритма распространения веры основана на алгоритме декодирования, представленном в [5], Раздел II.A. Цикл декодирования выполняет итерации по подмножествам строк (слои) PCM. Для каждой строки, m, в слое и каждом битном индексе, j, реализация обновляет ключевые компоненты алгоритма на основе этих уравнений:

(1) $L (q_{m j}) = L (q_{j}) - R_{m j}$ ,

(2) $A_{m j} = \sum_{\begin{matrix} n \in N (m) \\ n \neq j \end{matrix}} ψ (L (q_{m n}))$ ,

(3) $s_{m j} = \prod_{\begin{matrix} n \in N (m) \\ n \neq j \end{matrix}} знак (L (q_{m n}))$ ,

(4) $R_{m j} = - s_{m j} ψ (A_{m j})$ , и

(5) $L (q_{j}) = L (q_{m j}) + R_{m j}$ .

Для каждого слоя уравнение (5) декодирования работает над объединенным входом, полученным из текущих входных параметров LLR $L (q_{m j})$ и предыдущие обновления слоя $R_{m j}$ .

Поскольку только подмножество узлов обновляется в слое, многоуровневый алгоритм распространения веры быстрее по сравнению с алгоритмом распространения веры. Чтобы достигнуть того же коэффициента ошибок, как достигнуто с декодированием распространения веры, используйте половину количества декодирования итераций при использовании многоуровневого алгоритма распространения веры.

Приближение суммы Min

Реализация алгоритма аппроксимации суммы min следует многоуровневому алгоритму распространения веры уравнением (2), замененным

$A_{m j} = \min_{\begin{matrix} n \in N (m) \\ n \neq j \end{matrix}} (| L (q_{m n}) | \cdot α)$ ,

где α равняется 1.

Нормированное приближение суммы Min

Реализация нормированного алгоритма аппроксимации суммы min следует многоуровневому алгоритму распространения веры уравнением (2), замененным

$A_{m j} = \min_{\begin{matrix} n \in N (m) \\ n \neq j \end{matrix}} (| L (q_{m n}) | \cdot α)$ ,

где α находится в области значений (0, 1], и масштабный коэффициент, заданный параметром Scaling factor. Это уравнение является адаптацией уравнения (4), представленного в [6].

Задержка

Задержка блока варьируется на основе выбранного параметра Standard, значений blkLenIdx и входных портов codeRateIdx и количества итераций. Поскольку задержка варьируется, используйте выходной порт управляющего сигнала nextFrame, чтобы определить, когда блок готов к новому входному кадру.

Скалярный вход

Задержка блока равна r x (t + m x 9) + d. В этом вычислении r является количеством итераций, t является дважды общим количеством не –1 элемент в PCM, m является количеством строк в PCM, и d является задержками трубопровода. Для скалярных входных параметров d равняется 13.

Этот рисунок показывает демонстрационный выход и задержку блока WLAN LDPC Decoder для скалярного входа, когда вы устанавливаете параметр Standard на IEEE 802.11 n/ac/ax, параметр Algorithm к Min-sum, параметр Number of iterations к 8 и blkLenIdx и значения входного порта codeRateIdx оба к 0 и 0. Задержка блока является 2 933 тактами.

WLAN LDPC Decoder block latency for scalar input

Векторный вход

Задержка блока равна r x (t + m x 9) + d. В этом вычислении r является количеством итераций, t является дважды общим количеством не –1 элемент в PCM, m является количеством строк в матрице проверки четности, и d является задержками трубопровода. Для векторных входных параметров, когда вы устанавливаете параметр Standard на:

IEEE 802.11 n/ac/ax, d равняется 35, 32, и 35 для значений входного порта blkLenIdx 0, 1, и 2, соответственно
IEEE 802.11 ad, d равняется 26

Этот рисунок показывает демонстрационный выход и задержку блока WLAN LDPC Decoder для векторного входа, когда вы устанавливаете параметр Standard на IEEE 802.11 ad, параметр Algorithm к Normalized min-sum, параметр Number of iterations к 8, и значение входного порта codeRateIdx к 0. Задержка блока является 1 518 тактами.

WLAN LDPC Decoder block latency for vector input

ОСШ и графики BER

Этот раздел показывает ОСШ и графики BER блока для заданных входных параметров и установок параметров.

Этот график показывает эффективность блока для входа LLR на 4 бита, когда вы устанавливаете параметр Standard на IEEE 802.11 n/ac/ax, параметр Algorithm к Min-sum, значение входного порта blkLenIdx к 0 (длина блока 648) и значение входного порта codeRateIdx к 0, 1, 2, и 3 (скорости кода 1/2, 2/3, 3/4, и 5/6, соответственно).

Этот график показывает эффективность блока для входа LLR на 4 бита, когда вы устанавливаете параметр Standard на IEEE 802.11 ad, параметр Algorithm к Normalized min-sum, и значение входного порта codeRateIdx к 0, 1, 2, и 3 (скорости кода 1/2, 5/8, 3/4, и 13/16, соответственно). В этом случае длина блока фиксируется к 672.

Производительность

Эффективность синтезируемого HDL-кода меняется в зависимости от цели и опций синтеза. Это также варьируется на основе типа алгоритма и размера слова значений входа LLR.

Эта таблица показывает результаты синтеза данных ресурсов и данных о производительности блока для поддерживаемых стандартов WLAN, когда вы устанавливаете параметр Algorithm на Min-sum, параметр Number of iterations к 8, и значения входа LLR как тип данных fixdt(1,4,0). Сгенерированный HDL предназначен к Xilinx^® Zynq^®Ультрамасштабируйте +™ MPSoC - оценочная плата ZCU102.

Стандарт	Входные данные	Срез LUTs	Регистры среза	Блокируйте RAM	Максимальная частота в МГц
IEEE 802.11 n/ac/ax	Скаляр	17049	16672	0.5	409.50
IEEE 802.11 n/ac/ax	Вектор	21043	19721	0.5	404.20
Объявление IEEE 802.11	Скаляр	6602	7389	1	453.31
Объявление IEEE 802.11	Вектор	9036	8570	0.5	453.31

Ссылки

[1] Станд. IEEE 802.11™-2016 (Версия Станд. IEEE 802.11-2012). “Часть 11: Беспроводное Среднее управление доступом (MAC) LAN и Физический уровень (PHY) Технические требования”. Стандарт IEEE для Информационных технологий — Телекоммуникации и обмен информацией между системами. Локальные сети и городские компьютерные сети — Конкретные требования.

[2] STD IEEE 802.11ad™-2012 (Поправка к Станд. IEEE 802.11-2012, как исправлено Станд. IEEE 802.11ae™-2012 и Станд. IEEE 802.11a™-2012). “Часть 11: Беспроводное Среднее управление доступом (MAC) LAN и Физический уровень (PHY) Технические требования. Поправка 4: Улучшения для Очень Высокой Операции Пропускной способности в Полосах ниже 6 ГГц”. Стандарт IEEE для Информационных технологий — Телекоммуникации и обмен информацией между системами. Локальные сети и городские компьютерные сети — Конкретные требования.

[3] Станд. IEEE 802.11ah™-2016 (Поправка к Станд. IEEE 802.11-2016, как исправлено Станд. IEEE 802.11ai™-2016). “Часть 11: Беспроводное Среднее управление доступом (MAC) LAN и Физический уровень (PHY) Технические требования. Поправка 2: Лицензия Sub 1 ГГц Освобожденная Операция”. Стандарт IEEE для Информационных технологий — Телекоммуникации и обмен информацией между системами. Локальные сети и городские компьютерные сети — Конкретные требования.

[4] Gallager, R. “Имеющие малую плотность Коды с проверкой четности”. Транзакции IEEE на Теории информации 8, № 1 (январь 1962): 21–28. https://doi.org/10.1109/TIT.1962.1057683.

[5] Hocevar, D.E. “Уменьшаемая Архитектура Декодера Сложности через Многоуровневое Декодирование Кодов LDPC”. В Цехе IEEE Системы обработки OnSignal, 2004. ГЛОТКИ 2004., 107–12. Остин, Техас, США: IEEE, 2004. https://doi.org/10.1109/SIPS.2004.1363033.

[6] Чен, Jinghu, Р.М. Таннер, К. Джонс и Ян Ли. "Улучшенные алгоритмы декодирования суммы min для неправильных кодов LDPC". В Продолжениях. Международный Симпозиум по Теории информации, 2005. ISIT 2005. https://doi: 10.1109/ISIT.2005.1523374.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Этот блок поддерживает генерацию кода C/C++ для Simulink^® акселератор и быстрые режимы Accelerator и для генерации компонента DPI.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline	Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите ConstrainedOutputPipeline (HDL Coder).
InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).

Ограничения

Вы не можете сгенерировать HDL для этого блока в Resettable Synchronous Subsystem (HDL Coder).

Смотрите также

Введенный в R2021b

Документация

WLAN LDPC Decoder

Описание

Порты

Входной параметр

data — Значения LLR скаляр | вектор

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

blkLenIdx — Индекс длины блока0 | 1 | 2

Зависимости

codeRateIdx — Индекс скорости кода0 | 1 | 2 | 3

iter — Количество итераций скаляр

Зависимости

Вывод

data — Декодируемые биты скаляр | вектор

ctrl — Управляющие сигналы сопроводительный демонстрационный поток samplecontrol шина

nextFrame — Блокируйте готовый индикатор Булев скаляр

actIter — Фактическое количество итераций скаляр

Зависимости

parityCheck — Индикатор состояния проверки четности скаляр

Зависимости

Параметры

Standard — Тип стандарта IEEE 802.11 n/ac/ax (значение по умолчанию) | IEEE 802.11 ad

Algorithm — LDPC декодирование алгоритма Min-sum (значение по умолчанию) | Normalized min-sum

Scaling factor — Масштабный коэффициент для нормированного декодирования суммы min0.75 (значение по умолчанию) | скаляр в диапазоне от 0,5 до 1, постепенно увеличенный 0,0625

Зависимости

Decoding termination criteria — Критерии завершения Max (значение по умолчанию) | Early

Source for number of iterations — Исходный выбор для количества итераций Property (значение по умолчанию) | Input port

Зависимости

Number of iterations — Количество декодирования итераций8 (значение по умолчанию) | целое число в диапазоне от 1 до 63

Зависимости

Maximum number of iterations — Максимальное количество декодирования итераций8 (значение по умолчанию) | целое число в диапазоне от 1 до 63

Зависимости

Enable parity check output port — Состояние проверки четности off (значение по умолчанию) | on

Примеры модели

Декодируйте WLAN LDPC, передающий данные потоком

Алгоритмы

Декодирование распространения веры

Многоуровневое декодирование распространения веры

Приближение суммы Min

Нормированное приближение суммы Min

Задержка

ОСШ и графики BER

Производительность

Ссылки

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Смотрите также

Документация Wireless HDL Toolbox

Поддержка

`data` — Значения LLR
скаляр | вектор

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`blkLenIdx` — Индекс длины блока
0 | 1 | 2

`codeRateIdx` — Индекс скорости кода
0 | 1 | 2 | 3

`iter` — Количество итераций
скаляр

`data` — Декодируемые биты
скаляр | вектор

`ctrl` — Управляющие сигналы сопроводительный демонстрационный поток
`samplecontrol` шина

`nextFrame` — Блокируйте готовый индикатор
Булев скаляр

`actIter` — Фактическое количество итераций
скаляр

`parityCheck` — Индикатор состояния проверки четности
скаляр

`Standard` — Тип стандарта
`IEEE 802.11 n/ac/ax` (значение по умолчанию) | `IEEE 802.11 ad`

`Algorithm` — LDPC декодирование алгоритма
`Min-sum` (значение по умолчанию) | `Normalized min-sum`

`Scaling factor` — Масштабный коэффициент для нормированного декодирования суммы min
0.75 (значение по умолчанию) | скаляр в диапазоне от 0,5 до 1, постепенно увеличенный 0,0625

`Decoding termination criteria` — Критерии завершения
`Max` (значение по умолчанию) | `Early`

`Source for number of iterations` — Исходный выбор для количества итераций
`Property` (значение по умолчанию) | `Input port`

`Number of iterations` — Количество декодирования итераций
8 (значение по умолчанию) | целое число в диапазоне от 1 до 63

`Maximum number of iterations` — Максимальное количество декодирования итераций
8 (значение по умолчанию) | целое число в диапазоне от 1 до 63

`Enable parity check output port` — Состояние проверки четности
`off` (значение по умолчанию) | `on`

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.