Unit Delay

Сигнал задержки один период расчета

Библиотека:
Simulink / Дискретный
HDL Coder / Дискретный

Описание

Блок Unit Delay содержит и задерживает свой вход к периоду расчета, который вы задаете. Когда помещено в подсистему итератора, это содержит и задерживает свой вход одной итерацией. Этот блок эквивалентен z^-1 оператор дискретного времени. Блок принимает вход того и генерирует тот выход. Каждый сигнал может быть скаляром или вектором. Если вход является вектором, блок содержит и задерживает все элементы вектора к тому же периоду расчета.

Вы задаете блок выход в течение первого периода выборки параметром Initial conditions. Тщательный выбор этого параметра может минимизировать нежелательное выходное поведение. Вы задаете время между выборками параметром Sample time. Установка -1 означает, что блок наследовал Sample time.

Примечание

Блочные ошибки Unit Delay, если вы используете его, чтобы создать переход между блоками, действующими на уровне различных частот дискретизации. Используйте блок Rate Transition вместо этого.

Сравнение с подобными блоками

Memory, Unit Delay и блоки Zero-Order Hold обеспечивают схожую функциональность, но имеют различные возможности. Кроме того, цель каждого блока отличается.

Эта таблица показывает рекомендуемое использование для каждого блока.

Блок	Цель блока	Справочные примеры
Unit Delay	Реализуйте задержку с помощью дискретного шага расчета, который вы задаете. Блок принимает и выходные сигналы с дискретным шагом расчета.	Модель Синхронизации Engine с Управлением Замкнутым циклом (Подсистема сжатия)
Память	Реализуйте задержку одним главным временным шагом интегрирования. Идеально, блок принимает непрерывный (или зафиксированный в незначительном временном шаге) сигналы и выводит сигнал, который фиксируется в незначительном временном шаге.	Создавание Модели Тупика Муфты (Режим трения подсистема FSM Logic/Lockup) Получите скорость прыгающего мяча с блоком памяти
Zero-Order Hold	Преобразуйте входной сигнал со временем непрерывной выборки к выходному сигналу с дискретным шагом расчета.	Разработка лунного модуля Apollo цифровой автопилот Радарное отслеживание Используя блок MATLAB function

Каждый блок имеет следующие возможности.

Возможность	Память	Unit Delay	Нулевой порядок содержит
Спецификация начального условия	Да	Да	Нет, потому что блок выход во время t = 0 должен совпадать с входным значением.
Спецификация шага расчета	Нет, потому что блок может только наследовать шаг расчета от ведущего блока или решателя, используемого для целой модели.	Да	Да
Поддержка основанных на системе координат сигналов	Нет	Да	Да
Поддержка логгирования состояния	Нет	Да	Нет

Представьте поддержку в виде строки

Блок Unit Delay может принять и тип данных выводимой строки, только если блок сконфигурирован для длины задержки 0 или 1 или для прямого сквозного соединения.

Порты

Входной параметр

развернуть все

`Port_1` — Входной сигнал
скаляр | вектор

Входной сигнал, который блок задерживает к одному периоду расчета.

Вывод

развернуть все

`Port_1` — Выходной сигнал
скаляр | вектор

Выходной сигнал, который является входом, задержанным к одному периоду расчета.

Параметры

развернуть все

Основной

`Initial condition` — Первый период расчета выводится
0 (значение по умолчанию) | скаляр | вектор

Задайте выход симуляции в течение первого периода выборки, в который выход блока Unit Delay в противном случае не определен.

Программируемое использование

Параметры блоков: InitialCondition

Ввод: символьный вектор

Значение: скаляр | вектор

Значение по умолчанию: '0'

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

Задайте, выполняет ли блок выборку - или основанная на системе координат обработка:

Columns as channels (frame based) — Обработайте каждый столбец входа как отдельный канал (основанная на системе координат обработка).
Примечание
Основанная на системе координат обработка требует лицензии DSP System Toolbox™.
Для получения дополнительной информации смотрите Выборку - и Основанные на системе координат Концепции (DSP System Toolbox).
Elements as channels (sample based) — Обработайте каждый элемент входа как отдельный канал (основанная на выборке обработка).

Используйте Input processing, чтобы задать, выполняет ли блок выборку - или основанная на системе координат обработка. Для получения дополнительной информации об этих двух режимах обработки, смотрите Выборку - и Основанные на системе координат Концепции (DSP System Toolbox).

Программируемое использование

Параметры блоков: InputProcessing

Ввод: символьный вектор

Значения: 'Columns as channels (frame based)' | 'Elements as channels (sample based)'

Значение по умолчанию: 'Elements as channels (sample based)'

`Sample time (-1 for inherited)` — Дискретный интервал между хитами шага расчета
-1 (значение по умолчанию) | `scalar`

Введите дискретный интервал между хитами шага расчета или задайте -1 наследовать шаг расчета.

См. также Настройку времени выборки.

Программируемое использование

Параметры блоков: SampleTime

Ввод: символьный вектор

Значение: действительный скаляр

Значение по умолчанию: '-1'

Атрибуты состояния

`State name` — Уникальное имя для состояния блока
`''` (значение по умолчанию) | алфавитно-цифровая строка

Используйте этот параметр, чтобы присвоить уникальное имя состоянию блока. Значением по умолчанию является ' '. Когда это поле является пробелом, никакое имя не присвоено. При использовании этого параметра помните эти факторы:

Допустимый идентификатор запускается с буквенного символа или символа подчеркивания, сопровождаемого алфавитно-цифровыми символами или символами подчеркивания.
Имя состояния применяется только к выбранному блоку.

Этот параметр включает State name must resolve to Simulink signal object, когда вы нажимаете Apply.

Для получения дополнительной информации смотрите Настройку генерации кода C для Элементов Интерфейса модели (Simulink Coder).

Программируемое использование

Параметры блоков: StateName

Ввод: символьный вектор

Значения: уникальное имя

Значение по умолчанию: ''

`State name must resolve to Simulink signal object` — Потребуйте, чтобы имена состояния разрешили сигнализировать об объекте
`Off` (значение по умолчанию) | Boolean

Задайте при требовании, чтобы имя состояния решило к объектам Сигнала Simulink или нет. Если выбрано, программное обеспечение генерирует ошибку во время выполнения, если вы задаете имя состояния, которое не совпадает с именем объекта Сигнала Simulink.

Зависимость

Enabled, когда вы даете параметру State name значение и устанавливаете параметр конфигурации модели Signal resolution на значение кроме None.

Установка этого флажка отключает Code generation storage class.

Программируемое использование

Параметры блоков: StateMustResolveToSignalObject

Ввод: символьный вектор

Значения: 'off' | 'on'

Значение по умолчанию: 'off'

Примеры модели

Engine Timing Model with Closed Loop Control

Модель синхронизации Engine с управлением замкнутым циклом

Улучшите версию модели механизма разомкнутого контура, описанной в Моделировании Синхронизации Engine Используя Триггируемые подсистемы. Эта модель, sldemo_enginewc, содержит с обратной связью и проявляет гибкость и расширяемость моделей Simulink®. В этой расширенной модели цель контроллера состоит в том, чтобы отрегулировать скорость вращения двигателя с быстрым приводом дросселя, таким, что изменения в крутящем моменте нагрузки оказывают минимальное влияние. Это легко выполняется в Simulink путем добавления ПИ-контроллера дискретного времени в модель механизма.

Открытая модель

Характеристики блока

Типы данных	`Boolean` \| `bus` \| `double` \| `enumerated` \| `fixed point` \| `half` \| `integer` \| `single` \| `string`
Прямое сквозное соединение	`yes`
Многомерные сигналы	`yes`
Сигналы переменного размера	`yes`
Обнаружение пересечения нулем	`no`

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Сгенерированный код использует memcpy или функции memset (strong.h) при определенных обстоятельствах.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

HDL Coder™ обеспечивает дополнительные параметры конфигурации, которые влияют на реализацию HDL и синтезируемую логику.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

InputPipeline	Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите InputPipeline (HDL Coder).
OutputPipeline	Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. `Значением по умолчанию является 0`. Для получения дополнительной информации смотрите OutputPipeline (HDL Coder).
ResetType	Подавите генерацию логики сброса. Значением по умолчанию является `default`, который генерирует логику сброса. См. также ResetType (HDL Coder).

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Документация

Unit Delay

Описание

Сравнение с подобными блоками

Представьте поддержку в виде строки

Порты

Входной параметр

`Port_1` — Входной сигнал
скаляр | вектор

Вывод

`Port_1` — Выходной сигнал
скаляр | вектор

Параметры

Основной

`Initial condition` — Первый период расчета выводится
0 (значение по умолчанию) | скаляр | вектор

Программируемое использование

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

Программируемое использование

`Sample time (-1 for inherited)` — Дискретный интервал между хитами шага расчета
-1 (значение по умолчанию) | `scalar`

Программируемое использование

Атрибуты состояния

`State name` — Уникальное имя для состояния блока
`''` (значение по умолчанию) | алфавитно-цифровая строка

Программируемое использование

`State name must resolve to Simulink signal object` — Потребуйте, чтобы имена состояния разрешили сигнализировать об объекте
`Off` (значение по умолчанию) | Boolean

Зависимость

Программируемое использование

Примеры модели

Модель синхронизации Engine с управлением замкнутым циклом

Характеристики блока

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

Документация

Unit Delay

Описание

Сравнение с подобными блоками

Представьте поддержку в виде строки

Порты

Входной параметр

Port_1 — Входной сигнал скаляр | вектор

Вывод

Port_1 — Выходной сигнал скаляр | вектор

Параметры

Основной

Initial condition — Первый период расчета выводится0 (значение по умолчанию) | скаляр | вектор

Программируемое использование

Input processing — Задайте выборку - или основанная на системе координат обработка Elements as channels (sample based) (значение по умолчанию) | Columns as channels (frame based)

Программируемое использование

Sample time (-1 for inherited) — Дискретный интервал между хитами шага расчета-1 (значение по умолчанию) | scalar

Программируемое использование

Атрибуты состояния

State name — Уникальное имя для состояния блока '' (значение по умолчанию) | алфавитно-цифровая строка

Программируемое использование

State name must resolve to Simulink signal object — Потребуйте, чтобы имена состояния разрешили сигнализировать об объекте Off (значение по умолчанию) | Boolean

Зависимость

Программируемое использование

Примеры модели

Модель синхронизации Engine с управлением замкнутым циклом

Характеристики блока

Расширенные возможности

Генерация кода C/C++ Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.

Смотрите также

Документация Simulink

Поддержка

`Port_1` — Входной сигнал
скаляр | вектор

`Port_1` — Выходной сигнал
скаляр | вектор

`Initial condition` — Первый период расчета выводится
0 (значение по умолчанию) | скаляр | вектор

`Input processing` — Задайте выборку - или основанная на системе координат обработка
`Elements as channels (sample based)` (значение по умолчанию) | `Columns as channels (frame based)`

`Sample time (-1 for inherited)` — Дискретный интервал между хитами шага расчета
-1 (значение по умолчанию) | `scalar`

`State name` — Уникальное имя для состояния блока
`''` (значение по умолчанию) | алфавитно-цифровая строка

`State name must resolve to Simulink signal object` — Потребуйте, чтобы имена состояния разрешили сигнализировать об объекте
`Off` (значение по умолчанию) | Boolean

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Генерация кода PLC
Сгенерируйте код Структурированного текста с помощью Simulink® PLC Coder™.

Преобразование фиксированной точки
Спроектируйте и симулируйте системы фиксированной точки с помощью Fixed-Point Designer™.