Когда вы генерируете HDL-код, можно опционально сгенерировать испытательный стенд HDL, который проверяет сгенерированный HDL DUT по тестовым векторам, сохраненным из модели Simulink.
makehdltb | Сгенерируйте испытательный стенд HDL из модели или подсистемы |
SimulationTool | Средство моделирования, для которого инструмент генерирует build-run скрипты для испытательного стенда и дополнительного покрытия кода |
UseFileIOInTestBench | Задайте, использовать ли файлы данных для чтения и записи стимула испытательного стенда и справочных данных |
Генерация испытательного стенда
Узнать, как генерация испытательного стенда HDL работает.
Выберите испытательный стенд для сгенерированного HDL-кода
Выберите сгенерированный испытательный стенд.
Проверьте сгенерированный код из модели Simulink Используя испытательный стенд HDL
Узнать, как сгенерировать испытательный стенд HDL, чтобы проверить VHDL или Код Verilog.
