Когда вы генерируете HDL-код в HDL Workflow Advisor, можно загрузить сгенерированный код в плату FPGA. Можно опционально сгенерировать модель Simulink®, которая включает FPGA в блок Loop, который связывается с проектом HDL, работающим на плате FPGA. Модель также включает вашу исходную генерацию стимула Simulink, поведенческую модель и блоки, которые отображают или анализируют выходные данные. Модель сравнивает вывод FPGA в блоке Loop против вывода исходной подсистемы.
Чтобы использовать эту функцию, необходимо установить Пакет Поддержки HDL Verifier для плат Altera® FPGA или Xilinx®. См. Поддерживаемые аппаратные средства (HDL Verifier).
hdlcoder.WorkflowConfig | Сконфигурируйте рабочие процессы развертывания и генерация HDL-кода |
Симуляция FIL с HDL Workflow Advisor для Simulink (HDL Verifier)
Сгенерируйте FPGA в модели цикла использование HDL Workflow Advisor.
FPGA в рабочих процессах симуляции цикла (HDL Verifier)
Выберите между генерацией блока или Системы object™, и решите, использовать ли Мастер FIL или HDL Workflow Advisor.
Запустите рабочий процесс HDL со скриптом
Экспортируйте, импортируйте или сконфигурируйте скрипт команды CLI Рабочего процесса HDL
Начало работы с интерфейсом командной строки рабочего процесса HDL
Этот пример показывает, как использовать HDL Workflow Advisor, чтобы запустить рабочие процессы HDL от командной строки и 'Экспорта в скрипт' функциональность, чтобы создать скрипт файла MATLAB.
FPGA в цикле (HDL Verifier)
