exponenta event banner

Сверточный энкодер

Создайте сверточный код из двоичных данных (HDL Coder)

Описание

Блок Convolutional Encoder доступен с Communications Toolbox™.

Для получения информации о поведении симуляции и параметрах блоков, смотрите Сверточный Энкодер.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Ограничения

  • Требования входных данных:

    • Должно быть основано на выборке,

    • Должен иметь тип данных ufix1 или boolean.

  • HDL Coder™ поддерживает только следующие уровни кодирования:

    • ½ к 1/7

    • 2/3

  • Кодер поддерживает только продолжительности ограничения для 3 - 9.

  • Задайте Trellis structure функцией poly2trellis.

  • Кодер поддерживает следующие настройки Operation mode:

    • Continuous

    • Reset on nonzero input via port

      Если вы выбираете этот режим, необходимо выбрать опцию Delay reset action to next time step. Когда вы выбираете эту опцию, блок Convolutional Encoder закончил свое текущее вычисление прежде, чем выполнить сброс.

  • Вы не можете сгенерировать HDL для этого блока в Восстановленной Синхронной Подсистеме.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a