Задержка

Задержите входной сигнал фиксированными или переменными демонстрационными периодами (HDL Coder)

Описание

Блок Delay доступен с Simulink®. Для получения информации о поведении симуляции и параметрах блоков, смотрите Задержку.

Установка параметров блоковОписание
Установите External reset на Level.Генерирует порт сброса в HDL-коде.
Выберите Show enable port.Генерирует разрешать порт в HDL-коде.
Для Initial condition, набор Source к Dialog и вводят значение.Задает начальное условие для блока.
Установите Input processing на Columns as channels (frame based).Ожидает векторные входные данные, где каждый элемент вектора представляет выборку вовремя.

Дополнительные настройки при использовании блока Госконтроля

Если вы используете блок State Control с блоком Delay в подсистеме в вашей модели Simulink, используйте эти дополнительные настройки.

Установка параметров блоковОписание
Установите External reset на Level hold для режима Synchronous и Level для режима Classic блока State Control.Генерирует порт сброса в HDL-коде.
Обнуленный Delay length для блока Delay с внешним включают порт.Обработанный как провод только в режиме Synchronous блока State Control.
Обнулите Delay length для блока Delay с внешним портом сброса.Обработанный как провод в режимах Synchronous и Classic блока State Control.

Для получения дополнительной информации о блоке State Control, смотрите Госконтроль.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

ResetType

Подавите генерацию логики сброса. Значением по умолчанию является default, который генерирует логику сброса. См. также ResetType.

UseRAM

Сопоставьте задержки с RAM вместо регистров. Значением по умолчанию является off. См. также UseRAM.

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Ограничения

Для Initial condition и Delay length, набор Source к Input port не поддержан для генерации HDL-кода.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a