Аппаратный компонент Cosimulate путем передачи с экземпляром модуля HDL, выполняющимся в симуляторе HDL (HDL Coder)
Блок HDL Cosimulation доступен с HDL Verifier™.
Для получения информации о поведении симуляции и параметрах блоков, смотрите HDL Cosimulation.
HDL Coder™ поддерживает генерацию HDL-кода для следующего HDL блоки Cosimulation:
HDL Verifier для использования с Mentor Graphics® ModelSim®
HDL Verifier для использования с Cadence Incisive®
Каждый HDL, Cosimulation блокирует cosimulates аппаратный компонент путем применения входных сигналов к и чтения выходных сигналов, модель HDL, которая выполняется под симулятором HDL.
Для получения информации о синхронизации, задержке, вводе данных, видят основанная на кадре обработка и другие проблемы при подготовке HDL cosimulation, Задают HDL Интерфейс Блока Cosimulation (HDL Verifier).
Можно использовать блок HDL Cosimulation с HDL Coder, чтобы сгенерировать интерфейс к вручную записанному или устаревшему HDL-коду. Когда блок HDL Cosimulation включен в модель, кодер генерирует VHDL® или интерфейс Verilog®, в зависимости от выбранного выходного языка.
Когда выходной язык является VHDL, сгенерированный интерфейс включает:
Определение сущности. Сущность задает порты (вход, вывод и часы) соответствующий на имя и тип данных к портам, сконфигурированным на блоке HDL Cosimulation. Часы включают и сбросили порты, также объявляются.
Архитектура RTL включая объявление компонента, настройка компонента, объявляющая сигналы, соответствующие сигналам, соединенным с портами HDL Cosimulation и инстанцированием компонента.
Операторы назначения портов как требуется моделью.
Когда выходным языком является Verilog, сгенерированный интерфейс включает:
Определение модуля порты (вход, вывод и часы) соответствующий на имя и тип данных к портам сконфигурировано на блоке HDL Cosimulation. Модуль также задает часы, включают и сбрасывают порты и объявления wire, соответствующие сигналам, соединенным с портами HDL Cosimulation.
Экземпляр модуля.
Операторы назначения портов как требуется моделью.
Прежде, чем инициировать генерацию кода, проверять требования на использование блока HDL Cosimulation для генерации кода, выбирают Simulation> Update Diagram.
Этот блок имеет одну, архитектуру HDL по умолчанию.
Для описаний параметра реализации смотрите, Настраивают Черный квадрат или HDL Интерфейс Cosimulation.
