Exponenta Banner

Фильтр LMS

Вычислите вывод, ошибку и веса с помощью LMS адаптивный алгоритм (HDL Coder)

Описание

Блок LMS Filter доступен с DSP System Toolbox™.

Для получения информации о поведении симуляции и параметрах блоков, см. Фильтр LMS.

Архитектура HDL

По умолчанию реализация Фильтра LMS использует линейную сумму для раздела FIR фильтра.

Фильтр LMS реализует древовидное суммирование (который имеет более короткий критический путь) при следующих условиях:

  • Фильтр LMS используется с действительными данными.

  • Размер слова Аккумулятора тип данных W'u является, по крайней мере, битами ceil(log2(filter length)) шире, чем размер слова продукта тип данных W'u.

  • Аккумулятор тип данных W'u имеет ту же дробную длину как продукт тип данных W'u.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Поддержка комплексных данных

Этот блок поддерживает генерацию кода для комплексных сигналов.

Ограничения

  • HDL Coder™ не поддерживает алгоритм Normalized LMS Фильтра LMS.

  • Порт Reset поддерживает только входные параметры unsigned и Boolean.

  • Порт Adapt поддерживает только входные параметры Boolean.

  • Filter length должен быть больше, чем или равным 2.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Преобразование фиксированной точки
Преобразуйте алгоритмы с плавающей точкой в фиксированную точку с помощью Fixed-Point Designer™.

Введенный в R2014a

Документация HDL Coder
Поддержка