Найдите максимальные значения во входе или последовательности входных параметров (HDL Coder)
Блок Maximum доступен с DSP System Toolbox™.
Для получения информации о поведении симуляции и параметрах блоков, смотрите Максимум.
Этот блок имеет реализации мультицикла, которые вводят дополнительную задержку в сгенерированном коде. Чтобы видеть добавленную задержку, просмотрите сгенерированную модель или модель валидации. См. Сгенерированную Модель Модели и Валидации.
| Архитектура | Дополнительные циклы задержки | Описание |
|---|---|---|
defaultTree | 0 | Генерирует древовидную структуру компараторов. |
Cascade | 1, когда блок имеет один векторный входной порт. | Эта реализация оптимизирована для задержки * область со средней скоростью. Смотрите Каскадные Лучшые практики Архитектуры. |
Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.
Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.
Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.
Сгенерируйте VHDL® entity или Verilog® module для каждого каскадного этапа. Значением по умолчанию является off. См. также InstantiateStages.
Задайте разделы для Каскадно-последовательных реализаций как вектор длин каждого раздела. Настройка по умолчанию использует минимальное количество этапов. См. также SerialPartition.
