Exponenta Banner

Образцовая информация

Свойства модели дисплея и текст в модели (HDL Coder)

Описание

Блок Model Info доступен с Simulink®.

Для получения информации о поведении симуляции и параметрах блоков, смотрите Образцовую Информацию.

Лучшые практики

При использовании Образцовых Информационных блоков в моделях, предназначенных для генерации HDL-кода, рассмотрите использование только символов ASCII в тексте, который вы вводите, чтобы отобразиться на блоке Model Info. Если у вас есть символы non-ASCII в сгенерированном HDL-коде, симуляция RTL и инструменты синтеза могут не скомпилировать код.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a

Документация HDL Coder
Поддержка