Exponenta Banner

Генератор последовательности PN

Сгенерируйте псевдошумовую последовательность (HDL Coder)

Описание

Блок PN Sequence Generator доступен с Communications Toolbox™.

Для получения информации о поведении симуляции и параметрах блоков, см. Генератор Последовательности PN.

Архитектура HDL

Этот блок имеет одну, архитектуру HDL по умолчанию.

Свойства блока HDL

ConstrainedOutputPipeline

Количество регистров, чтобы поместить при выходных параметрах путем перемещения существующих задержек в рамках проекта. Распределенная конвейеризация не перераспределяет эти регистры. Значение по умолчанию 0. См. также ConstrainedOutputPipeline.

InputPipeline

Количество входных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также InputPipeline.

OutputPipeline

Количество выходных настроек канала связи, чтобы вставить в сгенерированный код. Распределенная конвейеризация и ограниченная выходная конвейеризация могут переместить эти регистры. Значение по умолчанию 0. См. также OutputPipeline.

Ограничения

  • Можно выбрать Input port как Output mask source на блоке. Однако в этом случае входной сигнал Mask должен быть вектором типа данных ufix1.

  • Если вы выбираете Reset on nonzero input, вход к порту Rst должен иметь тип данных Boolean.

  • Выходные параметры типа double не поддержаны для генерации HDL-кода. Все другие выходные типы (включая побитно упакованные выходные параметры) поддерживаются.

  • Вы не можете сгенерировать HDL для этого блока в Восстановленной Синхронной Подсистеме

  • Вы не можете сгенерировать HDL для этого блока в Инициированной Подсистеме, если опция Use trigger signal as clock выбрана.

Расширенные возможности

Генерация кода C/C++
Генерация кода C и C++ с помощью Simulink® Coder™.

Генерация HDL-кода
Сгенерируйте Verilog и код VHDL для FPGA и проекты ASIC с помощью HDL Coder™.

Введенный в R2014a

Документация HDL Coder
Поддержка