Выборка и содержит входной сигнал (HDL Coder)
Блок Sample и Hold доступен с DSP System Toolbox™.
Для получения информации о поведении симуляции DSP System Toolbox и параметрах блоков, смотрите Выборку и Содержите.
HDL-код для блока Sample и Hold сгенерирован как Инициированная Подсистема. Подобные ограничения применяются к обоим блокам.
Для описаний свойства блока HDL смотрите HDL Block Properties: Общий.
При использовании блока Sample и Hold в моделях, предназначенных для генерации HDL-кода, рассмотрите следующее:
Для результатов синтеза совпадать с результатами Simulink®, управляйте триггерным портом с зарегистрированной логикой (с синхронными часами) на FPGA.
Это - хорошая практика, чтобы поместить единичную задержку на выходной сигнал. Выполнение так препятствует тому, чтобы генератор кода вставил дополнительные обходные регистры в HDL-код.
Использование инициированных подсистем, таких как блок Sample и Hold, может влиять на результаты синтеза следующими способами:
В некоторых случаях скорость системных часов может понизиться небольшим процентом.
Сгенерированный код использует больше ресурсов, масштабирующихся с количеством инициированных экземпляров подсистемы.
Блок Sample и Hold должен ответить следующим условиям:
DUT (т.е. подсистема верхнего уровня, для которой сгенерирован код) не должен быть блоком Sample и Hold.
Триггерный сигнал должен быть скаляром.
Типом данных триггерного сигнала должен быть или boolean или ufix1.
Вывод блока Sample и Hold должен иметь начальное значение 0.
Вход, вывод и триггерный сигнал блока Sample и Hold должны запуститься на том же уровне. Если одним из входа или триггерных сигналов является вывод блока Signal Builder, смотрите Используя блок Signal Builder для того, как совпадать с уровнями.