Документация

Настройки

Значение по умолчанию: clk_enable

Войдите часы включают имя входного порта в сгенерированном HDL-коде как вектор символов.

Например, если вы задаете 'filter_clock_enable' для генерирующейся подсистемы filter_subsys, сгенерированное объявление сущности может выглядеть можно следующим образом:

ENTITY filter_subsys IS
   PORT( clk                 :  IN  std_logic;
         filter_clock_enable :  IN  std_logic;
         reset               :  IN  std_logic;
         filter_subsys_in    :  IN  std_logic_vector (15 DOWNTO 0);
         filter_subsys_out   :  OUT std_logic_vector (15 DOWNTO 0);
         );
END filter_subsys;

Часы включают входной сигнал, утверждается возбуждаемый высоким уровнем сигнала (1). Таким образом входное значение должно быть высоким для регистров сгенерированной сущности, которые будут обновлены.

Если вы задаете VHDL^® или зарезервированное слово Verilog^®, генератор кода добавляет строку постфикса зарезервированного слова, чтобы сформировать допустимый идентификатор VHDL или Verilog. Например, если бы вы задаете зарезервированное слово signal, получившейся строкой имени был бы signal_rsvd.

Информация о командной строке

Чтобы установить это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.

Например, можно задать это свойство, когда вы генерируете HDL-код для подсистемы symmetric_fir в модели sfir_fixed с помощью любого из этих методов.

Смотрите также

Настройки

Значение по умолчанию: 'enb'

То, где только одни часы включают, сгенерировано, Enable prefix указывает, что имя сигнала для внутренних часов включает сигнал.

В некоторых случаях генератор кода может сгенерировать, несколько синхронизируют, включают сигналы. Например, если вы задаете каскадную реализацию блока для определенных блоков, несколько синхронизируют, включают сигналы, сгенерированы. В таких случаях Enable prefix указывает, что основное имя сигнала для первых часов включает, который сгенерирован. Поскольку другие часы включают сигналы, числовые теги добавлены к Enable prefix, чтобы сформировать уникальные имена сигнала. Например, следующий фрагмент кода иллюстрирует два, синхронизируют, включает, которые были сгенерированы, когда Enable prefix был установлен в 'test_clk_enable':

COMPONENT mysys_tc
    PORT( clk                   :   IN    std_logic;
          reset                 :   IN    std_logic;
          clk_enable            :   IN    std_logic;
          test_clk_enable       :   OUT   std_logic;
          test_clk_enable_5_1_0 :   OUT   std_logic
          );
  END COMPONENT;

Информация о командной строке

Чтобы установить это свойство, используйте hdlset_param или makehdl. Чтобы просмотреть значение свойства, используйте hdlget_param.

Например, можно задать это свойство, когда вы генерируете HDL-код для подсистемы symmetric_fir в модели sfir_fixed с помощью любого из этих методов.

Смотрите также